复杂数字电路板的可测性研究

论文摘要

在集成电路高速发展的今天,许多传统形式的测试技术受到越来越多的挑战。就测试技术本身而言,其作用和地位不再是集成电路生产的末端环节,而是作为一种前端环节对整个系统的设计都有着至关重要的作用,这就要求工程师在电路板设计之初就必须考虑后期的测试问题,即可测性设计(DFT)。本文着眼于集成电路测试的现状和发展趋势,结合生产实际,对可测性设计进行研究。首先通过SOPE算法量化了电路的可控制性和可观测性,总结归纳出用于专用可测性设计的若干方法,提高了电路的可测性。其次,结合伪随机测试原理及March C算法完成了基于FPGA的随机逻辑和嵌入式存储器的内建自测试电路设计和仿真,并采用特征分析法实现对测试响应信号的压缩和分析。随后对系统化可测性设计的另一重要手段边界扫描技术的测试原理进行阐述,重点分析其硬件结构及描述语言,并通过VHDL语言完成了边界扫描结构的软核设计及仿真。最后,根据边界扫描测试原理,结合公司实际项目,利用CASLAN语言完成了边界扫描法对复杂数字电路板完备性测试、互连测试、存储器测试及簇测试等项目的编程和二次开发,实现了板级测试覆盖率的最大化。

论文目录

• 摘要
• Abstract
• 第1章 绪论
• 1.1 研究背景
• 1.2 可测性技术综述
• 1.2.1 可测性技术的理论基础
• 1.2.2 可测性技术的现状
• 1.2.3 提高可测性的主要方法
• 1.2.4 国内外研究现状
• 1.3 本文的主要工作及论文结构
• 1.3.1 本文的主要工作
• 1.3.2 本文的结构
• 第2章 专用可测性设计
• 2.1 可测性分析
• 2.1.1 电路的可控制性
• 2.1.2 电路的可观测性
• 2.1.3 可测性度量
• 2.2 可测性改善方法
• 2.2.1 增加测试点
• 2.2.2 简化测试图形
• 2.2.3 时序电路优化
• 2.2.4 避免逻辑冗余
• 2.3 本章小结
• 第3章 内建自测试法
• 3.1 引言
• 3.2 随机逻辑内建自测试原理
• 3.2.1 伪随机测试序列生成
• 3.2.2 测试响应分析
• 3.3 随机逻辑内建自测试设计
• 3.3.1 模式选择单元
• 3.3.2 测试向量生成单元
• 3.3.3 特征分析单元
• 3.3.4 比较单元
• 3.3.5 系统仿真
• 3.3.6 故障模拟
• 3.4 嵌入式存储器的内建自测试设计
• 3.4.1 存储器故障类型分析
• 3.4.2 存储器的测试算法
• 3.4.3 存储器内建自测试原理
• 3.5 MBIST 电路的设计
• 3.5.1 模式选择单元
• 3.5.2 地址产生单元
• 3.5.3 测试向量生成单元
• 3.5.4 特征分析单元
• 3.5.5 比较单元
• 3.5.6 系统仿真
• 3.6 本章小结
• 第4章 边界扫描法
• 4.1 引言
• 4.2 边界扫描法原理
• 4.2.1 IEEE 1149.1 标准概述
• 4.2.2 边界扫描法的测试原理
• 4.2.3 JTAG 的基本结构及BSDL 语言
• 4.3 JTAG 软核设计
• 4.3.1 TAP 控制器
• 4.3.2 指令寄存器
• 4.3.3 数据寄存器
• 4.3.4 系统仿真
• 4.4 本章小结
• 第5章 工程实例
• 5.1 测试设备及待测板简介
• 5.1.1 待测板可测性分析
• 5.1.2 测试平台简述
• 5.2 测试工程开发
• 5.2.1 完备性测试
• 5.2.2 互连测试
• 5.2.3 存储器测试
• 5.2.4 其他测试
• 5.3 故障检测及分析
• 5.4 本章小结
• 第6章 结论
• 6.1 全文总结
• 6.2 展望
• 参考文献
• 在学期间的研究成果及发表的学术论文
• 致谢
• 附录
• 摘要