DSP可测性设计及测试方法研究

论文摘要

早期的集成电路测试主要通过功能测试向量来完成,但随着系统复杂度的不断提高和工艺技术的日益发展,芯片测试的复杂度远远超出了人们的想象。芯片的测试问题成为制约整个行业发展的瓶颈。如何在设计初期就开始考虑并解决设计完成后的测试问题,己经是芯片设计领域的重要课题。本文在对系统芯片可测试性设计的理论作较为深入的研究基础上,对一款DSP芯片的测试控制体系和SRAM的测试进行了研究和设计。主要以IEEE 1149.1边界扫描协议规定的测试传输状态机为核心逻辑,同时,参考用于SOC测试的IEEE P1500理论,实现测试控制操作边界扫描测试是针对芯片的应用系统进行测试的;本文按照IEEE1149.1标准详细设计了边界扫描测试系统,应用到芯片内部测试,节约了测试I/O口消耗,简化了测试过程。为了克服时序电路由于状态很难确定所导致的测试复杂度,采用了扫描技术;根据芯片的实际情况,设计了基于mux的全扫描结构,既得到了较高的故障覆盖率,又对芯片面积影响较小,达到了较好的效果。由于浮点DSP片上SRAM的片外测试比较困难且速度较慢,所以文中第5章采用内建自测试（Build-In-Self-Test）技术对SRAM进行了可测性设计,完成后可以用正常的工作速度实现对存储器的测试。本论文研经过计算机模拟可以满足整个DSP测试要求,保证其能正常工作,同时也为嵌入式芯片的可测试设计积累了经验

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题来源
• 1.2 研究背景
• 1.3 论文结构
• 第二章 常用可测性设计方法概述
• 2.1 测试的基本概念
• 2.1.1 测试评判标准
• 2.1.2 测试的重要性
• 2.2 SOC 的测试
• 2.2.1 数字逻辑IP 核的测试
• 2.2.2 嵌入式存储器的测试
• 2.2.3 UDL （User Defined Logic）部分电路的测试
• 2.2.4 芯片测试结构的确定
• 2.2.5 IDDQ 测试
• 2.3 本章小结
• 第三章 DSP 芯片级测试控制体系设计
• 3.1 IEEE 1149.1 标准体系
• 3.1.1 测试存取通道
• 3.1.2 TAP 控制器
• 3.1.3 指令寄存器
• 3.1.4 数据寄存器
• 3.2 IEEE P1500 标准体系
• 3.2.1 P1500 芯片级测试结构标准
• 3.2.2 IEEE Pl500 测试外壳
• 3.3 DSP 芯片级JTAG 测试控制结构的设计
• 3.3.1 芯片级测试控制模块的实现
• 3.3.2 测试指令寄存器的设计
• 3.3.3 JTAG 指令译码逻辑设计
• 3.3.4 测试数据寄存器组设计
• 3.4 DSP 芯片级测试扫描链路设计与层次化挂接策略
• 3.5 本章小结
• 第四章 内核CPU 扫描设计
• 4.1 扫描策略的选定
• 4.1.1 全扫描测试与部分扫描测试
• 4.1.2 扫描结构
• 4.2 CPU 核内部多扫描链的构造
• 4.3 DFT Compiler 实现内部扫描插入
• 4.3.1 扫描寄存器替换时机的选择
• 4.3.2 Top-down 和Bottom-up 扫描插入方式的选择
• 4.3.3 设计中应遵循的规则
• 4.4 TetraMAX 工具自动生成固定型故障测试向量
• 4.5 扫描电路的测试
• 4.6 扫描的物理设计与时序验证
• 4.7 本章小结
• 第五章 嵌入式存储器SRAM 的可测性设计
• 5.1 测试方法选择
• 5.1.1 伪随机测试
• 5.1.2 算法功能测试
• 5.1.3 March C 的实现
• 5.2 SRAM 的故障模型
• 5.2.1 存储单元的故障模式
• 5.2.2 译码器逻辑的故障模型
• 5.2.3 读写逻辑
• 5.3 SDRAM 的测试设计
• 5.3.1 BIST 控制器
• 5.3.2 地址生成器
• 5.3.3 数据发生器电路
• 5.3.4 响应比较器
• 5.4 小结
• 第六章 总结与展望
• 6.1 总结
• 6.2 展望
• 6.2.1 今后的工作展望
• 6.2.2 可测性设计的未来
• 致谢
• 参考文献
• 附录：作者在攻读硕士学位期间发表的论文