新型纳米MOS器件研究

论文摘要

纳米线围栅器件结构凭借其理想的栅控能力被认为是MOSFET进入纳米尺度的最终选择。本论文提出一种与传统CMOS器件工艺方法兼容的在体硅衬底上制备大扇出源漏硅纳米线围栅器件的方法,制备获得了直径小于10 nm的硅纳米线围栅器件结构。整个工艺通过自上而下的途径在体硅衬底上实现了硅纳米线围栅结构,与传统的工艺技术相兼容,并且工艺实现简单、成本低以及可以实现完全自对准。并且通过测试看到,虽然沟长为130nm,栅氧厚度为5nm,但是器件的漏致势垒降低效应(DIBL)只有4mV/V,亚阈值斜率为74mV/dec,获得了很高的电流开关比,达到2×10~8,这是在所报道的纳米线围栅器件中获得的最大电流开关比。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• §1.1 MOS器件发展
• §1.2 MOS器件面临的困难和挑战
• §1.3 本论文的工作
• 第二章 围栅器件研究背景
• §2.1 围栅MOSFET等比例缩小理论
• §2.2 垂直围栅MOSFET器特性
• 2.2.1 部分耗尽的垂直围栅MOSFET.的阈值电压
• 2.2.2 全耗尽的垂直围栅MOSFET阈值电压
• 2.2.3 围栅MOSFET的亚阈值特性
• §2.3 纳米线围栅器件的工艺实现方法"自上而下"和"自底向上"
• 第三章 体硅纳米线围栅器件的制备
• §3.1 体硅纳米线围栅器件制备方法的提出
• §3.2 体硅纳米线围栅器件制备方法
• §3.3 体硅硅纳米线围栅器件单项试验
• 3.3.1 单项实验版图设计
• 3.3.2 体硅纳米线围栅器件单项工艺
• 第四章 体硅纳米线围栅器件的流片及测试
• §4.1 硅纳米线围栅器件正式制片版图设计
• §4.2 体硅纳米线围栅器件的流片结果和讨论
• §4.3 体硅纳米线围栅器件电学特性测试
• 第五章 总结
• 致谢
• 参考文献