多核处理器的容错路由与粒度建模研究

论文摘要

随着技术的进步,多核乃至众核处理器已是处理器领域的技术大趋势。在此背景下,多核的片上互连技术显得越来越重要。但是越来越小的特征尺寸和越来越高的集成度使得芯片越来越难以在可以接受的良品率范围内进行正确的制造,加上芯片在使用过程中由于电迁移、依赖于时间的栅介质击穿等老化原因,某些部位会失效。为了提高片上网络的可靠性,在某些部位出错的时候保证其他节点之间能够继续通信,使得可以容纳错误的互连组件显得愈发的重要。一方面它可以提高芯片的良品率,另一方面可以变相地延长芯片的使用寿命。本文采用系统分区和分而治之的策略,将网络分成九个区域,每个区域的路由器可以容纳各自区域内的出错节点,同时这些区域又可以协同起来有效地容纳多个区域同时出错的情况,从而增强了系统的容错能力；该算法具有良好的扩展性,硬件开销不随系统规模的增大而增大；当新的节点发生错误的时候,系统完全的可重配置；灵活的路由限制集一方面可以保证该算法是免于死锁的,另一方面也使负载分步得更加均衡；基于SystemC的平台仿真以及各种负载特性下的性能体现了其优越性,相对于传统的Extended-XY容错路由算法；130nm标准CMOS工艺下的实现结果表明,相对于LBDR硬件开销几乎没有增加,但是容错能力却大大加强；相对于R-DSPIN算法,降低了大约37%的硬件开销,但是其可重配置能力却得到了加强。同构多核处理器由于具有内在的冗余性可以进行有效替代,我们进一步对其建模与量化估计。本文首次从处理器的粒度出发,对同构多核处理器的良品率、平均可达到的性能、达到峰值性能门限的概率以及不同粒度处理器的平均无故障时间（MTTF）进行理论建模与评估；综合考虑核的处理能力和核间的通信延时,给出了多核处理器高层设计的一种复合性能评估指标——三维空间搜索（3DSpace Exploring）,在良品率、可靠性和综合处理能力之间进行有效的折中,从而为多核处理器的高层建模提供一些设计准则。

论文目录

• 主要英文缩略词表
• 图表索引
• 摘要
• Abstract
• 第一章 绪论
• 1.1 片上网络NoC的产生背景
• 1.2 NoC的国内外研究现状
• 1.3 片上网络容错及其必要性
• 1.4 同构多核处理器的粒度建模
• 1.5 本文研究内容
• 1.6 本文组织结构
• 第二章 片上网络相关研究
• 2.1 NoC关键问题研究
• 2.1.1 网络拓扑结构
• 2.1.2 路由技术
• 2.1.3 流控制策略
• 2.1.4 服务质量QoS
• 2.1.5 性能评估指标
• 2.1.6 任务调度与映射
• 2.1.7 NoC的可测试性
• 2.1.8 面向3G/4G应用的NoC平台设计
• 2.2 通用的Router结构
• 2.2.1 缓冲区模块（Buffer）
• 2.2.2 路由模块（Routing Logic）
• 2.2.3 交换开关（Crossbar）
• 2.2.4 输出仲裁模块（Arbiter）
• 2.3 片上网络容错相关研究
• 2.3.1 软错
• 2.3.2 硬错与容错路由
• 第三章 可扩展可配置的容错路由算法
• 3.1 错误区域类型
• 3.2 系统分区
• 3.3 三种路由策略
• 3.3.1 角落RFDR
• 3.3.2 边界RFDR
• 3.3.3 环RFDR
• 3.4 路由限制集合的搜索
• 3.5 免于死锁机制
• 3.6 重构过程
• 第四章 容错路由算法的性能评估
• 4.1 基于SystemC的平台
• 4.2 不同负载特性和不同出错位置下的延时对比
• 4.3 容错能力对比
• 4.4 硬件开销对比
• 4.5 可扩展性、可重配置和容错能力定性综合评估
• 第五章 同构多核处理器节点粒度建模
• 5.1 同构多核处理器相关背景
• 5.2 良品率和处理能力建模
• 5.2.1 AMAD系统的良品率建模
• 5.2.2 AMAA系统的处理能力简化模型
• 5.3 平均无故障时间（MTTF）建模
• 5.4 不同粒度多核处理器的性能模型
• 5.5 综合衡量指标——3D空间探索
• 第六章 总结与展望
• 6.1 工作总结
• 6.2 工作展望
• 参考文献
• 硕士学习期间录用和发表的学术论文
• 致谢