基于FPGA的数据实时无损压缩系统设计

基于FPGA的数据实时无损压缩系统设计

论文摘要

某些复杂环境下的动态测试系统具有测试精度高、数据量大、传输距离远、无线传输速度慢等特点,这给数据的存储与传输造成很大的困难,采用硬件进行实时无损压缩就成为必要。本研究课题就是在这一背景下提出的。本文设计了一种基于FPGA的数据实时无损压缩系统,算法采用LZW算法。首先通过对比分析常用数据无损压缩算法的特点得出LZW算法在实时性、实现复杂度、所需的存储容量、算法的压缩效果和适用的场合方面都有不错的特点,因此以它作为硬件实现的算法。此数据实时无损压缩系统由数据实时无损压缩硬件电路、测试软件、解压软件与读数软件组成,其中数据实时无损压缩硬件电路由数据采集、数据压缩、控制单元、数据存储、电源管理等几部分组成,核心器件是FPGA,采用ALTERA公司Cyclone II系列EP2C5T144I8。利用FPGA芯片内部的RAM资源构成输入数据的缓存器以及LZW算法所需的2个字典存储器,并结合有利于硬件实现的字典管理策略完成了实时无损压缩,同时FPGA还负责对模数转换器、闪存的控制等功能。本设计采用QUARTUS II为FPGA器件软件开发平台,采用VHDL+原理图的混合输入方式进行层次化描述。本设计完成了数据实时无损压缩的硬件电路,还用VC设计了相应的测试软件与解压软件,其中测试软件给硬件压缩器以后的功能升级提供了极大的便利。经过仿真及相关实验,所设计的硬件压缩电路在24MHz的时钟频率下,实时压缩速率为每秒1M个数据样本,每个样本为12bit,对测试数据压缩比一般为25%左右,存储容量为1G bit,能够满足某些系统的实时要求。

论文目录

  • 摘要
  • Abstract
  • 1 绪论
  • 1.1 课题研究背景及意义
  • 1.2 国内外研究现状与发展趋势
  • 1.3 本文研究的主要内容
  • 2 数据压缩基本理论及常用算法
  • 2.1 数据压缩理论背景及相关概念
  • 2.1.1 信息论思想
  • 2.1.2 压缩比、压缩因子、压缩增益、压缩速度
  • 2.2 数据压缩分类
  • 2.3 LZW算法
  • 2.3.1 LZW算法原理
  • 2.3.2 LZW算法优缺点分析
  • 2.4 游程编码算法
  • 2.5 Huffman编码算法
  • 2.6 算术编码
  • 3 Cyclone II系列 FPGA的结构与常用设计方法
  • 3.1 FPGA的基本结构与特点
  • 3.1.1 FPGA概述
  • 3.1.2 FPGA的基本结构
  • 3.1.3 FPGA的特点
  • 3.2 Cyclone II系列 FPGA芯片
  • 3.2.1 Cyclone II系列 FPGA的功能特点
  • 3.2.2 Cyclone II系列 FPGA的结构
  • 3.2.3 Cyclone II系列 FPGA芯片的配置
  • 3.3 FPGA设计的常用方法
  • 3.3.1 可编程逻辑基本设计原则
  • 3.3.2 FPGA设计的常用方法与技巧
  • 4 数据实时无损压缩硬件电路的设计
  • 4.1 硬件电路总体结构
  • 4.2 芯片选型及芯片介绍
  • 4.2.1 芯片选型原则
  • 4.2.2 FPGA芯片
  • 4.2.3 ADC芯片
  • 4.2.4 闪存芯片
  • 4.2.5 电源管理芯片
  • 4.3 LZW算法的 FPGA实现
  • 4.3.1 功能模块的划分
  • 4.3.2 输入数据缓存模块
  • 4.3.3 字典存储器模块
  • 4.3.4 哈希表地址生成模块
  • 4.3.5 哈希表地址冲突处理模块
  • 4.3.6 LZW算法实现模块
  • 4.3.7 字典维护与更新模块
  • 4.3.8 压缩序列脉冲发生模块
  • 4.3.9 位数转换模块
  • 4.3.10 工作过程
  • 4.3.11 仿真结果
  • 4.4 输出数据缓存模块
  • 4.5 闪存控制器的设计
  • 4.6 ADC的控制逻辑
  • 4.7 FPGA内部模块顶层原理图
  • 4.8 数据压缩硬件电路设计原理图
  • 5 测试软件与解压软件设计
  • 5.1 测试软件的设计
  • 5.1.1 编写测试软件的必要性
  • 5.1.2 测试软件界面设计
  • 5.1.3 各功能模块的具体实现
  • 5.1.4 利用测试软件对功能正确性进行验证
  • 5.2 解压软件的设计
  • 5.2.1 解压原理
  • 5.2.2 解压软件界面设计
  • 5.2.3 解压功能实现
  • 5.2.4 解压软件功能验证
  • 6 结果验证与分析
  • 6.1 综合结果分析
  • 6.1.1 FPGA占用资源情况分析
  • 6.1.2 时序分析
  • 6.1.3 硬件压缩电路 FPGA内部模块顶层 RTL电路图
  • 6.2 压缩电路读数软件简介
  • 6.3 压缩电路功能验证
  • 6.4 压缩电路性能分析
  • 6.4.1 最大实时压缩速率分析
  • 6.4.2 功耗分析
  • 6.4.3 对不同类型数据文件的压缩比
  • 6.4.4 处理能力同其他硬件压缩器的比较
  • 7 结论
  • 7.1 总结
  • 7.2 创新点与不足
  • 7.3 展望
  • 参考文献
  • 攻读硕士学位期间发表的论文及参与的科研工作
  • 致谢
  • 相关论文文献

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