1Mb高速低功耗SRAM的设计

论文摘要

大的位线电容是片上高速缓存性能的主要瓶颈。本论文中通过使用分级分割位线的方法降低了存储器的位线电容,进而也降低了SRAM的动态功耗。论文修正并推导了文献中的功耗、读取时间以及如何分块的方程。结合推导的公式,对存储矩阵的结构进行划分,通过计算表明,采用HDBL结构的存储矩阵所使用的晶体管的数目只比普通结构的存储矩阵多4.1%。通过对HDBL结构的存储单元进行读写操作对管子尺寸的约束以及SNM的推导和仿真,确定了此结构存储单元的管子尺寸。仿真结果表明,采用此结构的存储单元的稳定性更高。以降低功耗为主要目的,又对存储矩阵进行了分块,并对此SRAM进行了合理的布局。在SRAM的外围电路的设计中,采用分块译码、预译码、分级译码来提高译码速度和降低功耗。采用文献所提出的电流灵敏放大器电路来进行读操作的放大。仿真结果表明,T=25℃,频率为10MHz时,采用上述结构的译码速度分别为:行译码1.48ns,列译码以及块译码0.27ns,灵敏放大器的速度为0.29ns。此HDBL SRAM在读操作时,最大动态功耗是普通结构SRAM的90.69%,写操作的最大动态功耗是普通结构的75.31%。达到了设计的要求。

论文目录

• 摘要
• Abstract
• 第一章 半导体存储器引论
• 1.1 半导体存储器的分类及发展
• 1.1.1 半导体存储器的分类
• 1.1.2 嵌入式易失性存储器
• 1.1.3 嵌入式非易失性存储器
• 1.1.4 嵌入式存储器的未来
• 1.2 SRAM的基本结构和工作原理
• 1.3 本论文的主要工作
• 第二章 存储矩阵结构的划分
• 2.1 分割位线DBL结构概念的提出
• 2.2 位线分割方法推导
• 2.2.1 分割位线DBL方法的理论基础以及修正
• 2.2.2 分级分割位线HDBL的方法
• 2.3 存储矩阵结构的设计
• 2.4 本章小结
• 第三章 存储矩阵以及存储单元的设计
• 3.1 静态随机存取存储器（SRAM）
• 3.1.1 SRAM的基本结构和工作原理
• 3.2 CMOS SRAM的读写操作的尺寸约束
• 3.2.1 CMOS SRAM的读操作和尺寸约束
• 3.2.2 CMOS SRAM的写操作和尺寸约束
• 3.2.3 读写仿真以及管子尺寸的确定
• 3.3 CMOS SRAM的噪声容限SNM分析
• 3.3.1 深亚微米SRAM的SNM的推导
• 3.3.2 SNM的计算机模拟方法以及仿真结果
• 3.4 SRAM的读写仿真
• 3.4 本章小结
• 第四章 SRAM结构的划分以及译码电路的设计
• 4.1 存储器结构的划分
• 4.2 地址译码器
• 4.2.1 预译码
• 4.2.2 驱动强度
• 4.2.3 行译码器
• 4.2.4 列译码器
• 4.3 本章小结
• 第五章 灵敏放大器的设计
• 5.1 灵敏放大器的电路结构和工作原理
• 5.2 电压灵敏放大器
• 5.2.1 基本差分灵敏放大器
• 5.2.2 全补充正反馈差分灵敏放大器
• 5.3 电流灵敏放大器
• 5.4 新型电流灵敏放大器的设计
• 5.5 本章小结
• 第六章 总结与展望
• 致谢
• 参考文献