论文摘要
本文针对DVB-S2中使用的BCH码主要进行了编译码算法、硬件实现和纠错性能三个方面的研究。在编译码算法研究的基础上设计了符合DVB-S2应用的可配置串行和并行编/译码器电路结构,并对所设计的电路进行了FPGA实现。最后对DVB-S2中BCH和LDPC级联码的纠错性能进行了实验分析和研究。本文在以上三个方面所完成的主要工作和取得的主要研究成果有:1.对传统的基于BM迭代的BCH译码算法的改进。在传统的BCH迭代译码算法中根据迭代过程需要计算的伴随式个数为2t,本文在对二进制BCH码的BM迭代过程进行深入分析后,发现在其迭代过程中对迭代结果有用的伴随式只有2t-1个,最后一个伴随式是不需要的。据此,改进后的译码算法只需要计算2t-1个伴随式,从而实现了对算法的简化。2.根据BCH的编码算法分别设计了符合DVB-S2标准的串行和并行编码电路。串行编码电路采用移位寄存器实现,并行电路由一个组合逻辑网络和余数寄存器构成。在此基础上对编码器的动态可配置方案进行了研究,提出了编码器的串行和并行配置结构。对所设计的两种编码器分别进行了FPGA实现,8位并行编码器的编码速率可达到2244Mbps。3.根据改进的译码算法分别设计了可灵活配置多种参数的串行和并行流水译码器体系结构。该结构对码字参数之间相差较大而造成的流水和配置问题进行了充分考虑,从而使得译码器的可配置参数范围得到了很大提高。在译码器设计中,通过对不同有限域上乘法器设计共同点的发掘,设计了支持不同有限域的重构乘法器电路,比单独设计不同的有限域乘法器节省了硬件资源。对设计好的两种译码器分别进行了实现和正确性仿真,8位并行译码器译码速率可达到1528Mbps。4.分析了在DVB-S2中采用BCH和LDPC进行级联的原因。首先,对DVB-S2中使用LDPC码和BCH+LDPC级联码进行了性能仿真和对比,仿真结果表明,采用级联码要比单独使用LDPC多出0.5dB的编码增益;其次,采用与BCH码具有相同码长和码率的RS码与LDPC进行级联,通过级联的结果来看,采用BCH+LDPC级联比RS+LDPC可获得0.1dB的编码增益。
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摘要ABSTRACT第一章 绪论1.1 课题背景1.2 国内外研究现状1.3 课题研究内容1.4 文章的组织结构第二章 BCH 编译码原理和算法研究2.1 BCH 码的纠错原理2.1.1 信道编码定理2.1.2 有限域理论2.1.3 BCH 码的定义2.2 BCH 码的编码算法2.3 BCH 码的译码算法2.3.1 计算伴随式2.3.2 求错误位置多项式2.3.3 钱（Chien）搜索2.4 本章小结第三章 DVB-S2 中BCH 编码器的设计与实现3.1 串行编码器的设计3.1.1 生成多项式g（x ）3.1.2 编码器的外部接口3.1.3 编码器的电路结构3.2 并行编码器的设计3.2.1 并行编码算法3.2.2 并行编码器的电路结构3.2.3 并行编码器的优化设计3.3 编码器的动态可配置3.3.1 编码器的动态配置方案3.3.2 编码器动态配置的设计实现3.4 编码器的仿真和综合结果3.4.1 串行编码器的仿真和综合3.4.2 并行编码器的仿真和综合3.5 本章小结第四章 DVB-S2 中BCH 译码器的设计与实现4.1 有限域乘法器的设计4.1.1 通用乘法器的设计4.1.2 固定因子乘法器的设计4.1.3 不同有限域上的乘法器重构4.2 串行译码器的设计4.2.1 译码器的体系结构4.2.2 伴随式计算4.2.3 求错误位置多项式σ（ x）4.2.4 钱（Chien）搜索4.2.5 译码器的动态可配置4.2.6 译码器的流水线设计4.3 并行译码器的设计4.3.1 并行伴随式计算4.3.2 并行钱搜索4.4 译码器的仿真和综合结果4.4.1 串行译码器的仿真和综合4.4.2 并行译码器的仿真和综合4.5 本章小结第五章 DVB-S2 中BCH 和LDPC 级联码的性能研究5.1 BCH 码的纠错性能5.1.1 编码通信系统的性能度量5.1.2 AWGN 信道模型5.1.3 DVB-S2 中BCH 码的纠错性能5.2 LDPC 码的纠错性能5.2.1 LDPC 的译码算法5.2.2 DVB-S2 中LDPC 码的纠错性能5.3 级联码的纠错性能5.3.1 BCH+LDPC 级联码的纠错性能5.3.2 RS+LDPC 级联码的纠错性能5.4 本章小结第六章 总结与展望6.1 课题总结6.2 课题展望致谢参考文献作者在学期间取得的学术成果
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