基于FPGA的LD-CELP语音编解码器设计

论文摘要

LD-CELP（Low Delay– Code Excited Linear Prediction）语音编码技术是ITU-T1992年颁布的低延迟语音编码标准,其单向编码延迟小于2ms,主观评价MOS分为4.0。该标准采用向后自适应技术。其指标参数达到了进入公众通信网的要求。该标准被广泛应用于数字卫星系统、数字线路倍增设备（DCME）、综合业务数字网（ISDN）、公共交换电话网（PSTN）、话音存储转发系统等领域。本文对LD-CELP语音编解码算法进行研究,根据该标准算法特点,设计编码器硬件的体系构架。语音编解码算法中的运算功能由内嵌DSP软核完成,编解码输入输出部分由专门的输入输出控制模块处理并缓存,编解码过程中的常数存储在常数ROM中,中间变量存储在片上SRAM中。软件设计方面,采用DSP嵌入软件代码实现运算部分的功能,嵌入软件通过编写汇编代码实现。汇编代码通过专用编译器被编译成二进制指令集,并最终存储在程序ROM中。本文基于NC-VERILOG和SIMVISION仿真软件进行软硬件的协同仿真,仿真输入采用ITU标准测试向量,仿真产生的波形验证了本设计功能的正确性。将上述设计下载到FPGA开发系统,完成FPGA上最终功能的实现。本设计共包含20k逻辑门,10k片上ROM,10k片上SRAM,工作频率小于30MHz。所采用的FPGA为XILINX公司SPATRAN III系列产品中的XC3S1000芯片,此芯片拥有100万系统门,17280个逻辑单元。最后通过在FPGA外部添加一些外围电路对FPGA中下载的编解码器电路进行验证,实验结果表明本设计完全符合ITU-T的各项技术指标。

论文目录

• 摘要
• Abstract
• 第1章 绪论
• 1.1 本课题研究目的和意义
• 1.2 国内外研究现状
• 1.2.1 语音编码技术分类
• 1.2.2 主要语音编码标准
• 1.3 本课题主要研究内容
• 第2章 LD-CELP 编解码器原理
• 2.1 LD-CELP 算法概述
• 2.1.1 LD-CELP 编码器
• 2.1.2 LD-CELP 解码器
• 2.2 编解码主要技术
• 2.2.1 使用混合窗进行LPC 分析
• 2.2.2 听觉加权滤波器
• 2.2.3 合成滤波器
• 2.2.4 对数增益滤波器
• 2.2.5 码书搜索
• 2.2.6 后滤波器
• 2.3 本章小结
• 第3章 DSP 软核简介
• 3.1 寄存器组
• 3.2 寻址方式
• 3.3 条件关键字
• 3.4 指令集
• 3.4.1 赋值指令
• 3.4.2 移位指令
• 3.4.3 逻辑运算指令
• 3.4.4 算术运算指令
• 3.4.5 乘/除法指令
• 3.4.6 条件跳转指令
• 3.4.7 其它指令
• 3.5 本章小结
• 第4章 编解码体系结构及其实现
• 4.1 体系结构
• 4.1.1 编码器体系结构
• 4.1.2 解码器体系结构
• 4.2 硬件实现
• 2S 总线简介'>4.2.1 I²S 总线简介
• 2S 接收端'>4.2.2 I²S 接收端
• 2S 发送端'>4.2.3 I²S 发送端
• 4.2.4 编码输入接口
• 4.2.5 编码输出接口
• 4.2.6 解码输入接口
• 4.2.7 解码输出接口
• 4.3 软件实现
• 4.3.1 编码器主程序的软件实现
• 4.3.2 解码器主程序的软件实现
• 4.4 联合仿真
• 4.5 本章小结
• 第5章 FPGA 设计
• 5.1 XC3S1000 简介
• 5.2 音频转换实现
• 5.3 FPGA 实现
• 5.4 本章小结
• 结论
• 参考文献
• 附录1 编码器嵌入式代码主程序
• 附录2 解码器嵌入式代码主程序
• 攻读学位期间发表的学术论文
• 致谢