论文摘要
随着多媒体业务的快速发展,视频压缩面临着一系列新的需求与压力。为了更好地对视频数据进行传输和存储,新的视频压缩标准相继诞生,如H.263、H.264、MPEG-4等,同时也伴随着更为复杂的编解码算法,这又必然加深了处理器系统的压力。多核处理器为多媒体通信的发展提供了一个有力的平台,基于多核处理器的视频编解码并行研究成为视频通信的研究热点之一。本文基于TILE64众核处理器,通过并行程序设计和汇编指令对H.264解码器进行优化。首先,研究分析了视频编解码的并行研究现状,并对H.264的关键技术和TILE64众核处理器进行了简要介绍,对多核并行程序设计中的关键问题进行了研究。随后,将H.264解码器移植到TILE64众核开发平台,并测试了解码器在单核上运行时的性能。根据测试结果以及对解码器各模块的分析,提出了解码器流水并行的新方法;根据对解码器运动补偿模块的分析,提出了插值并行的方案。随后对并行解码器架构进行了设计和实现。最后,对于分数像素插值模块,使用TILE64的汇编指令对代码进行了优化,提升了代码的性能。通过上述方案,本文实现了基于TILE64众核处理器的H.264并行解码系统。最后的实验结果表明,与串行解码器相比,本文实现的并行解码器可提高40%左右的解码速度,同时保持视频质量的PSNR不变,且主观质量良好。
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摘要Abstract第一章 绪论1.1 研究背景1.2 国内外研究现状1.3 本文内容和章节安排第二章 基于TILE64 的H.264 解码器优化概述2.1 H.264 标准简介及解码器架构2.1.1 H.264 关键技术2.1.2 解码器架构2.2 TILE64 简介2.2.1 硬件结构2.2.2 开发工具2.3 并行程序设计简介2.3.1 设计方法2.3.2 通信机制2.3.3 性能分析2.4 基于TILE64 的优化设计2.5 本章小结第三章 基于TILE64 的H.264 解码器模块并行实现3.1 基于TILE64 的串行解码器性能分析3.1.1 解码器移植3.1.2 解码器性能分析3.1.2.1 解码器移植前后性能对比3.1.2.2 解码器模块分析3.2 解码器并行设计和实现3.2.1 串行解码器结构流程分析3.2.2 流水并行设计思想3.2.3 流水并行设计及实现3.3 插值并行设计及实现3.3.1 运动补偿模块分析3.3.2 插值并行思想3.3.3 插值并行实现3.4 实验结果与分析3.5 本章小结第四章 基于TILE64 的H.264 分数像素插值优化4.1 分数像素插值原理4.2 采用TILE64 汇编指令的程序优化4.2.1 TILE64 汇编指令简介4.2.2 插值函数代码结构4.2.3 汇编代码优化4.3 实验结果与性能分析4.4 本章小结第五章 总结与展望5.1 全文总结5.2 工作展望致谢参考文献
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标签：解码器论文; 并行论文; 分数像素插值论文;
