65nm NOR Flash Memory工艺下的耐高压电源轨ESD保护电路的设计与实现

论文摘要

电源轨静电放电(ESD)钳位电路常被用来保护集成电路的电源轨并为静电提供合适的放电路径,以此来简化整个芯片的设计难题。本篇论文在比较了各种CMOS工艺ESD保护电路的结构及性能后,采用了PMOS结构完成了Intel 65nm NOR Flash Memory工艺中耐高电压(3V)的电源轨静电放电(ESD)钳位电路的设计工作,并使用恒定电流传输线脉冲(TLP)系统在晶圆片上对候选电路分别进行了电学压力测试。本篇论文还结合作者自己的工作经验,对全芯片中ESD保护电路的布局进行了讨论,提出了使用人体模式(HBM)ESD电路模型来进行仿真,从而全面分析全芯片ESD的方法。在综合考虑了ESD放电性能、版图面积与可靠性等因素之后,最后选择了“带耦合电容的级联MVT(耐压2V)PMOS结构”的电源轨ESD钳位电路作为新产品中的正式电路。该电路在传输线脉冲测试中具有和参考电路相当的放电性能,能够实现在2kV HBM ESD中把电源轨的峰值电压钳制在6V以下的设计目标。

论文目录

• 目录
• 摘要
• Abstract
• 第1章 绪论
• 1.1 ESD现象及其产生原因
• 1.2 主要工作及论文的组织结构
• 第2章 ESD测试的基本方法
• 2.1 ESD基本放电模式及其工业测试标准
• 2.1.1 人体放电模式（Human Body Model,HBM）
• 2.1.2 机器放电模式（Machine Model,MM）
• 2.1.3 器件充电模式（Charged Device Model,CDM）
• 2.2 芯片级（chip level）ESD测试——静电放电测试组合
• 2.3 器件级（device level）ESD测试——传输线脉冲（Transmission-Line Pulse,TLP）
• 2.3.1 TLP基础
• 2.3.2 常见的TLP测试系统
• 2.3.3 TLP测量方法
• 2.3.4 电学压力测试（stress testing）
• 第3章 ESD保护电路的设计原则与基本结构
• 3.1 ESD保护电路的设计原则
• 3.2 全芯片ESD保护电路的安排
• 3.3 输入级电路的ESD保护基本结构
• 3.4 输出级电路的ESD保护基本结构
• 3.5 电源轨/地线的ESD保护基本结构
• 3.6 ESD保护电路设计的注意事项
• 第4章 电源轨ESD钳位电路（Power ESD clamp）
• 4.1 "悬臂二极管"钳位电路
• 4.1.1 "二极管链"模型
• 4.1.2 "悬臂二极管"（cantilever diodes）ESD钳位电路
• 4.1.3 "悬臂二极管"结构的局限
• 4.2 MOS管电源钳位电路
• 4.2.1 GC-NMOS结构
• 4.2.2 NMOS结构电源轨ESD钳位电路的局限
• 4.2.3 PMOS结构的电源轨ESD保护电路
• 4.2.4 耐高电压的PMOS结构的电源轨ESD保护电路
• 第5章 65nm NOR Flash Memory工艺下的耐高压（3V）电源轨ESD钳位电路的设计实现
• 5.1 设计工作的背景
• 5.2 设计方案与工作流程
• 5.3 电路结构
• 5.4 电路实现与仿真结果分析
• 5.4.1 ESD PMOS管尺寸的确定
• 5.4.2 电路的时间响应的仿真分析
• 5.5 版图实现
• 5.5.1 电源轨PMOS钳位电路的版图设计的要点
• 5.5.2 各电路版图尺寸的比较
• 5.5.3 划片槽内测试电路的版图布局
• 5.6 测试结果分析
• 第6章 全芯片ESD电路的布局
• 6.1 全芯片电源轨ESD钳位电路的布局要点
• 6.2 借助HBM模式的电路模型进行仿真分析
• 6.2.1 HBM模式的电路模型
• 6.2.2 借助HBM模式的电路模型分析全芯片ESD电路的布局
• 第7章 工作总结与展望
• 参考文献
• 致谢