论文摘要
在多媒体技术的发展中,图像、视频的压缩处理技术占据着重要的地位,数字图像压缩技术逐渐成为多媒体应用的核心环节。在数字图像压缩领域,静止图像压缩标准JPEG,因为其优良的性能,而有着广泛的应用。近些年来,专用图像压缩芯片正被越来越多的电子产品所采用,JPEG压缩芯片在数码相机等消费电子中有着大量应用,关于图像压缩芯片的研究一直是信息产业的热点。本文基于ALTERA公司的DE2 FPGA开发平台设计实现了JPEG Baseline图像压缩编码系统。系统使用FPGA是CycloneⅡ系列的EP2C35。设计充分利用了可编程逻辑器件FPGA的灵活性和并行性。二维离散余弦变换(DCT)采用了行列分解的方法,并通过快速算法在很大程度上减少了硬件实现的复杂度,提高了模块的吞吐量,并且具有实时、高精度的优点。在量化模块中采用了自行实现的除法器,减少了除法运算的时间。整个设计大量采用了流水线优化设计,提高了系统的工作频率。本文采用Verilog硬件描述语言设计实现JPEG Baseline编码器。整个编码器的设计采用可复用的IP设计方法,各模块功能相对独立,可以分别进行综合仿真,文中给出了各个模块独立的仿真结果。综合和仿真结果表明,此基于CycloneⅡ系列FPGA的JPEG编码器消耗较少的FPGA硬件资源,达到了较高的工作频率,在速度和资源利用率方面均达到了较优的状态。
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摘要ABSTRACT第一章 绪论1.1 研究背景1.2 课题的现状和研究意义1.3 论文内容章节安排第二章 JPEG 图像编码原理2.1 JPEG 标准2.2 无失真的预测编码2.3 基于DCT 的有损压缩编码2.3.1 图像分块和彩色变换2.3.2 DCT 和IDCT2.3.3 量化与反量化2.3.4 “Z”字形扫描2.3.5 游程编码和Huffman 编码2.4 JPEG 文件格式第三章 DE2 平台及SOPC 技术3.1 FPGA 介绍3.2 DE2 平台3.3 SOPC 技术3.3.1 NiosⅡ处理器简介3.3.2 Avalon 总线简介第四章 JPEG 编码各模块的实现4.1 系统总体硬件结构4.1.1 ADV718184.2 JPEG 编码器的整体设计4.3 DCT 模块的实现4.3.1 DCT 快速算法4.3.2 DCT 的FPGA 实现4.3.3 1D-DCT 的实现4.3.4 加法器的实现4.3.5 乘法器的实现4.3.6 转置存储器4.3.7 2D-DCT4.3.8 DCT 模块仿真结果4.4 Z 字形排序模块4.5 量化模块的设计实现4.6 游程编码4.7 Huffman 编码模块第五章 SOPC 设计的初步实现5.1 SOPC 系统开发流程5.2 SOPC Builder 功能5.3 HAL 系统库5.4 NiosⅡ IDE5.5 自定义组件和指令5.6 JPEG 编码器的SOPC 系统设计5.7 工作进展第六章 结束语参考文献发表论文和参加科研情况说明致谢
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标签：静止图像压缩编码论文; 现场可编程门阵列论文; 离散余弦变换论文;
