一种采用0.18um CMOS工艺设计的1GHz PLL

论文摘要

近年来由于无线通信技术的飞速发展相关领域的集成电路的设计研究也受到越来越多的关注,从而对时钟系统有了更高的要求。固定频率源可以在通讯系统和雷达系统中作为本机振荡器,也可以作为数字电路的基准时钟信号,因此得到了广泛的应用。固定频率振荡器通常采用锁相环技术来获得高稳定度、低相位噪声的高频输出信号。本论文设计了一种采用锁相环频率合成技术实现的1GHz时钟发生器。鉴于CMOS工艺的成熟度、获得生产线支持的容易程度和价格的低廉,本次设计采用SMIC0.18四层金属标准CMOS工艺设计时钟发生器,并使用1.8V电源电压供电。本论文采用自顶向下的设计方法,经过了从系统级到电路级的完整的前端设计。首先介绍锁相环的整体结构;其次对各个模块分别进行介绍,给出了本设计采用的结构。设计的电路包括鉴频鉴相器、压控振荡器、固定分频器、电荷泵和低通滤波器。最后完成版图设计与验证,并使用Cadence Spectre对整体电路进行了仿真。仿真表明,在SS、TT、FF工艺角下,该时钟发生器输出的频率均能正常锁定到1GHz。并且系统位于1MHz频偏处的相位噪声分别为-101dBc/Hz,-103dBc/Hz,-104dBc/Hz。有效芯片面积约为0.15mm ,功耗16mW。全部电路经仿真,完全满足设计要求。2

论文目录

• 中文摘要
• ABSTRACT
• 第一章 引言
• 1.1 锁相环的国内外发展现状与趋势
• 1.2 锁相环的应用
• 1.3 锁相环的分类
• 1.4 论文组织结构
• 第二章 锁相环原理
• 2.1 锁相环的线性模型
• 2.2 I 型锁相环线性模型
• 2.3 电荷泵结构的锁相环（CPPLL）
• 2.3.1 电荷泵锁相环的线性模型
• 2.3.2 三阶电荷泵锁相环
• 第三章 噪声分析
• 3.1 相位噪声
• 3.2 时间抖动（Timing-jitter）
• 第四章 系统方案
• 4.1 设计指标
• 4.2 系统行为级仿真
• 4.3 电荷泵锁相环电路设计
• 4.3.1 鉴频鉴相器设计
• 4.3.2 电荷泵设计
• 4.3.3 CMOS 环形压控振荡器的设计
• 4.3.4 分频器设计
• 4.3.5 电流偏置电路
• 第五章 版图的设计与仿真结果
• 5.1 版图的设计
• 5.2 仿真结果
• 5.2.1 VCO 仿真结果
• 5.2.2 PLL 整体仿真结果
• 5.2.3 锁相环功耗仿真结果
• 总结
• 参考文献
• 发表论文和参加科研情况说明
• 附录
• 致谢