多核SoC中的片上网络关键技术研究

论文摘要

随着集成电路制造工艺的进步以及应用需求的增长,未来SoC系统将变得非常复杂,单个芯片上将集成数百个处理核心。对于这样高集成度的复杂多核SoC（MPSoC）,核间如何进行通信成为一个关键问题。为未来MPSoC提供一个功耗低、性能高、可扩展性强的片上通信架构,已成为近年来研究的热点。传统的片上通信结构（如片上总线）由于可扩展性差、能量效率低、带宽小等诸多限制不再适合未来MPSoC的通信需求,基于通信分层设计方法的片上网络（NoC）技术为MPSoC通信问题提供了崭新的解决途径。本文从NoC的分层抽象模型出发,着重对MPSoC通信网络的物理链路层、网络层和系统层的设计与优化进行了研究。本文的主要研究工作包括:第一,在NoC的物理链路层,提出了一种用于降低全局互连延时与能耗的DISP时间编码技术,它基于一个有效的时间编码电路,能够根据输入的当前状态和早先状态动态构建合适的屏蔽信号,隔离时间上相邻的有效数据,达到消除相邻连线上同时反向翻转和减少耦合翻转次数的目的。在此基础上,又结合BI空间编码减少自翻转次数的特点,给出了一个能量效率更好的BIDISP时空编码技术。其中,设计了一个新颖的多数投票器电路结构,具有速度快、动态功耗低和零静态功耗的优点,对降低BI空间编码器引入的能耗和延时开销具有重要作用。实验结果表明,两种编码技术可以有效减少全局互连的延时和能耗。第二,在NoC的物理链路层,针对互连优化问题,提出了一种用于全局编码互连总线的中继器插入优化方法,以确定中继器在互连中的合适尺寸和插入位置,使得在满足目标延时和信号斜率要求的同时互连的总能耗最小。优化过程中,采用了一种高效的GA-SQP混合算法,对保证最优解的精度和加快收敛速度起到了很好的效果。基于该方法,可以为DISP和BIDISP编码总线快速获得信号斜率约束下的互连能耗与延时的最佳折中。实验结果表明,与SPICE模拟相比,该优化方法具有90%以上的精度,而且速度加快了约45倍。第三,在NoC的网络层,针对基本的BE（Best-Effort）通信服务,提出了一种基于虚拟通道的低延迟低功耗的虫孔交换路由器结构。该路由器同时支持确定性和自适应路由算法,简化了自适应路由引入的乱序问题;允许所有的虚拟通道并行参与输出调度,提高了输出调度成功的概率;并将虚拟通道分配与交叉开关分配融合在同一流水级中同时执行,增加了自适应路由判断的准确性;还引入了单个虚拟通道缓存多个数据包的机制,在提高缓存资源利用率的同时降低了网络延迟。此外,提出的虚拟通道分配方案,不仅实现了路由死锁避免,而且将传统5X5的交叉开关减小为两个弱耦合的4X2的交叉开关,降低了硬件资源开销。实验结果表明,该路由器结构能有效降低平均网络延迟、功耗及面积开销。第四,在NoC的网络层,针对服务质量（QoS）保障问题,提出了一种基于虚电路方式提供QoS硬保障的BE/GS路由器结构。该路由器结构,采用了一种带回退机制的自适应寻路策略,有效提高了分布式建立GS虚连接的成功率;在GS数据传输阶段,采用了一种面向连接的QoS调度算法并理论证明了算法的正确性,该算法通过分布式地动态调整GS连接在每个路由器中的优先级,有效解决了共享同一物理链路的不同GS连接之间的传输冲突问题,从而保障了延迟、带宽和延迟抖动等QoS需求,并支持多种带宽申请,实现了差异化的带宽保障服务。通过给BE通道分配动态优先级和监控GS流量两种方法,改善了BE服务质量,并克服了虚电路方式的资源利用率低缺点。第五,在NoC的系统层,研究对象已不再是单纯的片上通信网络架构,而是包含了应用软件以及硬件平台（处理核和通信网络架构）的整个多核SoC系统。针对“固”NoC平台,提出了一种面向异构NoC能量最优的软/硬件协同综合算法,以性能需求为约束条件,以包含网络通信功耗及IP核执行功耗的总功耗为优化目标,完成软件（任务分配、任务调度、路径分配）和硬件（PE映射）的协同设计。并对算法综合结果应用动态电压频率调制（DVFS）技术进一步降低系统功耗。利用周期精确的SystemC NoC模拟器验证了算法综合结果的正确性。实验表明,该综合算法在满足应用实时性要求的同时能有效降低系统的能量消耗。

论文目录

• 摘要
• Abstract
• 第1章 绪论
• 1.1 课题研究背景
• 1.2 MPSoC 片上通信面临的严峻挑战
• 1.3 片上网络（NoC）技术
• 1.3.1 NoC 的技术优势
• 1.3.2 片上微网络与片外宏观网络的不同
• 1.3.3 NoC 的分层抽象模型
• 1.4 NoC 的相关研究概述
• 1.4.1 链路层的相关研究
• 1.4.2 网络层的相关研究
• 1.4.3 网络适配层的相关研究
• 1.4.4 系统层的相关研究
• 1.5 本文主要研究内容
• 1.6 论文的组织结构
• 第2章 基于一种时空编码电路技术的低延时低能耗的片上互连总线设计
• 2.1 引言
• 2.2 DISP 时间编码技术
• 2.2.1 DISP 编码原理
• 2.2.2 时间编码逻辑
• 2.2.3 时序约束
• 2.2.4 电路设计及噪声考虑
• 2.3 BIDISP 时空编码技术
• 2.3.1 DISP 码与BI 码的组合
• 2.3.2 空间编码电路
• 2.4 实验与比较
• 2.4.1 延时与峰值能量/峰值电流方面的比较
• 2.4.2 平均能量比较
• 2.5 本章小结
• 第3章 信号斜率和延时共同约束下的低功耗互连优化方法
• 3.1 引言
• 3.2 插入中继器的互连总线的延时与能量模型
• 3.2.1 标准非编码互连总线的传输延时与信号转换时间模型
• 3.2.2 标准非编码互连总线的能量模型
• 3.2.3 总线编码技术对传输延时和信号转换时间的影响
• 3.2.4 总线编码技术对能量的影响
• 3.3 中继器插入优化方法
• 3.4 实验与分析
• 3.4.1 实验设置
• 3.4.2 实验结果
• 3.5 本章小结
• 第4章 一种支持确定性/自适应路由的低延迟BE 路由器结构
• 4.1 引言
• 4.2 路由器的整体结构设计
• 4.2.1 路由决策的选择
• 4.2.2 路由器整个结构的流水线设计
• 4.2.3 虚拟通道分配机制及缓存策略
• 4.3 路由器中的关键模块设计
• 4.3.1 并行输出调度设计
• 4.3.2 死锁避免机制设计
• 4.3.3 低竞争的SA 分配及精简的Crossbar 设计
• 4.3.4 多数据包共享单个VC 的存储机制设计
• 4.4 性能测试与比较
• 4.5 本章小结
• 第5章 一种提供服务质量硬保障的BE/GS 路由器结构
• 5.1 引言
• 5.2 支持QoS 硬保障的BE/GS 路由器体系结构
• 5.2.1 GS 虚连接建立阶段
• 5.2.2 GS 数据流传输阶段
• 5.2.3 GS 虚连接撤销阶段
• 5.3 性能测试与分析
• 5.3.1 性能指标
• 5.3.2 实验环境设置
• 5.3.3 性能评测结果
• 5.4 本章小结
• 第6章 面向异构NoC 能量优化的软硬件协同综合算法
• 6.1 引言
• 6.2 NoC 平台描述
• 6.2.1 能量模型
• 6.2.2 延迟模型
• 6.3 问题的形式化
• 6.3.1 定义
• 6.3.2 问题的形式化
• 6.4 软/硬件协同综合算法
• 6.4.1 算法的初始化
• 6.4.2 基于权重的任务分配和PE 映射
• 6.4.3 任务调度与路由路径分配
• 6.4.4 外层循环及PE 最终确定
• 6.4.5 动态电压频率调制（DVFS）
• 6.5 实验与结果
• 6.5.1 实验设置
• 6.5.2 实验结果
• 6.6 本章小结
• 结论
• 参考文献
• 攻读学位期间发表的学术论文
• 致谢
• 个人简历