基于PC+ASTRO的深亚微米布局布线流程研究

基于PC+ASTRO的深亚微米布局布线流程研究

论文题目: 基于PC+ASTRO的深亚微米布局布线流程研究

论文类型: 硕士论文

论文专业: 微电子学与固体电子学

作者: 周凤亭

导师: 陆生礼

关键词: 物理设计,布局规划,布局,时钟树综合,布线,布局布线流程管理

文献来源: 东南大学

发表年度: 2005

论文摘要: 集成电路规模的不断增大,集成工艺不断进步,对集成电路的设计方法提出了更高要求。在深亚微米工艺下,由于互连延时在总延时中所占比重加大,连线间距及供电电压的减小,使得时序、信号完整性问题成为影响集成电路后端设计的主要因素。如何预测并能够真实反映这些深亚微米效应,需要一个简单的、可重复的已定义好的后端设计流程。集成电路后端设计的主要任务是布局布线,本文课题的研究方向是基于PC+Astro的深亚微米布局布线流程。PC即物理综合(Physical Compiler),它和Astro同是Synopsys公司的集成电路后端设计工具:前者侧重于标准单元布局,后者优侧重于时钟树综合和布线。本文利用其各自优点,在布局规划、布局、时钟树综合及布线等后端设计阶段分别使用。本文首先总结了后端设计中的主要延时模型、Astro寄生参数提取及时序优化。然后针对工程中心研发的SoC芯片Garfield,提出了其在SMIC(中芯国际)0.18μm工艺下使用Physical Compiler和Astro后端设计的流程。使用PC+Astro建立Garfield SMIC后端设计的四个步骤是本文的重点:在Astro中布局规划,进行手工摆放硬IP位置,模拟模块和数字模块分开及基于电压降和电迁移的电源/地布线;在PC中布局,运用命令physopt进行时序和拥塞驱动的标准单元布局,同时考虑了芯片的性能和可布线性;在Astro中时钟树综合及布线,考虑到门控单元的时钟树综合方法使得时钟树综合后芯片的最高运行频率可达100MHZ,分布式的布线方式可使布线时间缩短3到5倍。文中分别给出了这四个步骤的设计原理、方法及脚本。最后,本文还探索出使用makefile来对Garfield SMIC后端流程进行管理的方法。本文提出的布局布线流程对同类芯片也具有适用性。基于Garfield的实验结果表明:使用本文探索出的后端设计流程进行物理设计后,Garfield芯片的芯片面积为3610μm×3610μm,最高频率达到100MHZ,达到了设计的要求。

论文目录:

摘要

Abstract

第一章 绪论

1.1 集成电路的发展

1.2 超大规模集成电路设计流程

1.3 物理设计过程

1.4 课题研究的主要内容和论文结构

第二章 后端设计中的时序及优化

2.1 延时模型

2.2 参数提取

2.3 时序优化

第三章 基于Physical Compiler+Astro 的后端流程简介

3.1 基于Physical Compiler+ Silicon Ensemble 的后端设计

3.2 Physical Compiler+ Astro 后端流程的选择

3.2.1 Astro 的特点

3.2.2 Physical Compiler 进行标准单元布局(Placement)的特点

3.2.3 Physical Compiler + Astro 后端设计流程

第四章 基于Physical Compiler+Astro 的后端设计

4.1 GarfieldⅣ芯片简介

4.2 数据准备

4.2.1 参考库

4.2.2 工艺文件

4.2.3 SDC 文件

4.2.4 设计建立(Design Setup)

4.3 布局规划(Floorplan)

4.3.1 整体规划

4.3.2 电源/地线规划

4.4 布局(Placement)

4.4.1 布局的目标

4.4.2 Garfield SMIC 使用Physical Compiler 进行布局

4.4.3 Garfield 布局的结果

4.5 时钟树综合(Clock Tree Synthesis)

4.5.1 时钟偏差

4.5.2 Astro 时钟树综合的方法

4.5.3 Garfield SMIC 使用Astro 进行时钟树综合

4.6 布线(Routing)

4.6.1 布线及其目标

4.6.2 Astro 布线方法

4.6.3 Garfield SMIC 使用Astro 布线

4.7 实验结果

第五章 PC+Astro 的布局布线流程管理

5.1 PC+Astro 布局布线的流程管理方法

5.2 avntrc 文件

5.3 Makefile 文件

5.4 命令文件(cmd)

5.5 使用PC+Astro 基于脚本方法的布局布线的建议

第六章 总结与展望

致谢

附录

A: 典型状态下SMIC 库中NAND2X1 单元的延时与跳变延时的查找表(相对于PIN A)

B: garfield.tdf

C: Astro 后端设计中的脚本

D: garfield.sdc

E: Garfield SMIC 后端设计流程管理中使用到的文件

参考文献

硕士期间发表论文

发布时间: 2007-06-11

参考文献

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  • [4].基于65nm下可重构芯片的时钟树综合技术[D]. 王淑芬.安徽大学2012

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