流水线ADC的后台数字校正算法研究

论文摘要

在现有CMOS工艺条件下单靠模拟电路设计,ADC的速度和精度几乎已到极限。为了提高ADC的性能,使用校正技术补偿和纠正误差对输出数字码的影响,是充分利用现有集成电路设计技术,突破工艺限制,提高性能的重要手段之一。在Pipelined ADC的设计中,有多种误差会以不同的方式降低ADC的性能指标。在这些误差中,“记忆效应”是近年来才逐渐引起重视的,在特定的情况下,它的影响会超过增益误差、电容失配,成为主要误差。为了消除“记忆效应”对Pipelined ADC的影响,提出了专门针对“记忆效应”的两种数字后台校正算法:一种基于FIR滤波器算法,一种基于逐次逼近算法。首先,分析了“记忆效应”的几种来源,针对SMIC 0.18μm工艺、运放共享电路结构,实际测量出了“记忆效应”因子的大小,用Matlab仿真了它对12bit-100MS/s Pipelined ADC静、动态指标的影响。然后,对整个信号流程进行了Z域变换,将所有输入信号、误差信号均转换到频域,通过一系列公式推导变换,得出结论——第二级MDAC的“记忆效应”对系统线性度恶化最为严重,与Matlab仿真结果完全一致,于是校正第二级“记忆效应”为主要工作。基于FIR滤波器的校正算法较为简单,根据电路特定的“记忆效应”因子,对输出数字信号进行移位处理来实现乘法功能,达到消除“记忆效应”的目的。基于逐次逼近算法的校正方法是通过在输入信号序列中加入一个由伪随机序列控制的校正信号序列,使校正信号跟随输入信号的传递,测量“记忆效应”因子的大小。然后通过测量到的误差值,动态调整校正系数,直到完全消除误差。分别加入两种校正算法后,再次用Matlab进行建模仿真。在增加了基于FIR滤波器的数字校正后,12bit-100MS/s Pipelined ADC的SFDR提高了37 dB,SNR提高了16 dB,INL由[-10 LSB,+12 LSB]减小到[-0.8 LSB,+1.2 LSB];在增加了基于逐次逼近算法的数字校正后,SFDR提高了39 dB,SNR提高了21 dB,INL由[-10LSB,+12 LSB]减小到[-0.15 LSB,+0.15 LSB]。结果表明,这两种方法能有效补偿“记忆效应”引起的误差,进而大幅度地改善了ADC的指标,可用于高精度低功耗Pipelined ADC的研究与开发。

论文目录

• 摘要
• ABSTRACT
• 第一章 引言
• 1.1 研究动态及现状
• 1.2 Pipelined ADC校正技术的研究和发展
• 1.3 论文结构安排
• 第二章 Pipelined ADC基本原理
• 2.1 ADC的基本原理
• 2.2 ADC静态指标和动态指标
• 2.2.1 静态指标
• 2.2.2 动态指标
• 2.3 Pipelined ADC的基本原理
• 2.3.1 Pipelined ADC的设计思想
• 2.3.2 MDAC的工作原理
• 2.4 冗余位校正的基本原理
• 第三章 Pipelined ADC的传统误差和"记忆效应"的来源
• 3.1 Pipelined ADC非理想因素导致的误差
• 3.1.1 MDAC残差运放的增益误差
• 3.1.2 电容失配
• 3.1.3 运放非线性
• 3.1.4 比较器的失调
• 3.1.5 Sub DAC的误差
• 3.2 "记忆效应"的来源
• 3.2.1 电容介质充放电不完全效应
• 3.2.2 电容不完全置位效应
• 3.2.3 运放有限增益效应
• 3.2.4 运放共享效应
• 3.2.5 "记忆效应"对12位流水线ADC的影响
• 第四章 Pipelined ADC"记忆效应"误差的数字后台校正
• 4.1 ADC中模拟电路遇到的挑战
• 4.2 基于FIR滤波器的"记忆效应"数字校正算法
• 4.3 基于逐次逼近的"记忆效应"数字校正算法
• 4.3.1 对"记忆效应"的频域分析和建模
• 4.3.2 基于逐次逼近算法的增益误差数字校正
• 4.3.3 基于逐次逼近算法的"记忆效应"数字校正
• 4.4 数字后台校正参数精度的影响
• BE精度的影响'>4.4.1 ADC_BE精度的影响
• 4.4.2 累加器对校正系数收敛的影响
• 4.4.3 校正系数位宽对结果的影响
• 第五章 数字后台校正算法相关电路设计
• 5.1 伪随机码产生器的设计
• BE输出模块'>5.2 ADC_BE输出模块
• 5.3 累加器模块
• 5.4 乘法器
• 第六章 结论和展望
• 6.1 结论
• 6.2 展望
• 致谢
• 参考文献
• 攻硕期间取得的研究成果