脉冲/数据发生器数据产生模块设计

论文摘要

高性能脉冲/数据发生器作为通用数字信号源的典型代表在数据域测试仪器中占有重要的地位,其功能就是产生各种数字激励信号波形或时序,并根据用户需要任意配置这种波形或时序。鉴于高性能脉冲数据发生器在数据域测试中的重要性,结合电子科技大学承担的“高性能脉冲/数据信号发生器”科研项目,本文围绕多模式下多码型高速串行数据的产生方法展开研究,通过分析和比较各种技术,制定出串行数据产生和延迟调整的解决方案。设计中,利用现场可编程门阵列(FPGA)作为整个模块电路的控制部分,通过外部并串转换电路将低速的并行数据转换高速串行数据,实现连续模式、触发模式和门控模式下串行数据信号的产生和多项参数的调节,大大简化了硬件设计电路,获得了可编程性好、可靠程度高的高速数字信号。本文的主要工作包括:1.完成系统方案的制定,硬件电路的设计和调试工作;2.采用高性能低成本的FPGA实现多模式多码型数据的产生;3.在FPGA控制下,利用高速并串转换电路实现将数据存储器输出的低速并行数据转换为高速的串行数据流;4.用计数器和高精度可编程延迟线组合的方法实现信号延迟。

论文目录

• 摘要
• ABSTRACT
• 第一章 引言
• 1.1 脉冲/数据发生器应用背景及研究价值
• 1.2 脉冲/数据发生器国内外发展动态
• 1.3 本课题来源及设计任务
• 第二章 数据产生模块总体方案设计
• 2.1 脉冲/数据发生器系统构成原理
• 2.2 数据产生模块功能简述
• 2.2.1 多模式数据输出
• 2.2.2 多码型数据输出
• 2.2.3 高速数据流输出
• 2.2.4 延时可调数据输出
• 2.3 数据产生模块方案选择
• 2.3.1 基于存储器的设计方案
• 2.3.2 基于特殊计数器的设计方案
• 2.3.3 两种方案的比较
• 2.4 数据产生模块结构设计
• 2.5 数据产生流程
• 2.6 模块设计难点
• 第三章 数据产生及主控逻辑电路设计
• 3.1 数据存储格式及RZ/R1 码型实现原理
• 3.2 数据产生模块主控逻辑电路构成
• 3.3 接口电路设计
• 3.4 数据地址产生子模块设计
• 3.4.1 多模式下数据输出顺序
• 3.4.2 地址产生子模块基本结构
• 3.4.3 地址产生子模块功能电路详细设计
• 3.4.4 功能电路综合仿真结果
• 3.4.5 小结
• 3.5 延迟粗调子模块设计
• 3.5.1 低频段延迟粗调电路的设计
• 3.5.2 高频段延迟粗调电路的设计
• 3.5.3 中频段延迟粗调电路的设计
• 3.6 小结
• 第四章 数据产生模块硬件电路设计
• 4.1 数据产生模块硬件结构
• 4.2 数据产生模块关键器件需求分析
• 4.2.1 主控芯片分析
• 4.2.2 存储器芯片分析
• 4.2.3 高速并串转换芯片分析
• 4.2.4 可编程延迟芯片分析
• 4.2.5 触发振荡芯片分析
• 4.2.6 电平转换芯片分析
• 4.3 数据产生模块印制板设计
• 4.3.1 ECL 电路的处理
• 4.3.2 高速印制板设计
• 4.3.3 具体设计
• 4.4 小结
• 第五章 电路测试及结果分析
• 5.1 调试方法简介
• 5.2 调试内容
• 5.2.1 多模式下数据产生测试
• 5.2.2 不同频段数据产生测试
• 5.2.3 不同码型数据输出测试
• 5.3 出现的问题及解决方法
• 5.4 小结
• 第六章 总结与展望
• 6.1 本文工作的总结
• 6.2 进一步的工作
• 致谢
• 参考文献
• 附录
• 攻硕期间的研究成果