数据并行协处理器存储系统的研究与实现

论文摘要

随着集成电路制造工艺的进步,微处理器的处理能力与存储系统之间的差距越来越大,存储系统已经成为影响微处理器整体性能的瓶颈。本文旨在针对数据并行协处理器DPC体系结构的特点,采用硬件/软件协同设计的方法,兼顾体系结构与编译技术,使得在设计存储系统体系结构的同时就考虑应用领域的特征和编译优化的需要,同时也充分考虑存储硬件结构的特点,从而最终设计实现能够适应多媒体领域数据密集型应用需要的高性能存储系统。本文采用了多层次的存储体系结构,包括分体寄存器文件、分离的指令、数据Cache以及片上存储器Scratch-Pad SRAM。本文首先介绍了DPC各个存储器的设计和实现,详细讨论了寄存器文件分体结构的选择并提出了寄存器文件参数配置的四条规律,介绍了数据Cache容量及策略的权衡与选择,阐述了Scratch-Pad SRAM与Cache并存的优势。然后,面对分体寄存器文件可能产生端口冲突的新问题,提出了改进的基于图着色的寄存器分配法。讨论了常用的提高数据时空局部性的程序变换方法以降低Cache失效率,并针对多媒体领域应用程序的特点,总结了三种多媒体常见存储访问模式,为进一步研究并向DPC存储系统加入流Cache的预取技术奠定了基础。本文给出了设置Scratch-Pad SRAM之后的数据分配方法,并测试证实了Scratch-Pad SRAM对性能的提高影响明显。最后,本文使用常见的多媒体核心程序对采用多层次存储系统的DPC以及TI的C64 DSP进行了比较测试,结果表明DPC系统性能优于C64 DSP,从另一个侧面证实了DPC存储系统的性能。

论文目录

• 摘要
• ABSTRACT
• 第1章 绪 论
• 1.1 课题研究背景
• 1.2 课题研究现状
• 1.3 课题研究内容
• 1.4 论文结构
• 第2章 数据并行协处理器介绍
• 2.1 数据并行协处理器体系结构
• 2.2 Cluster 的内部结构
• 2.2.1 Cluster 的框架结构
• 2.2.2 Socket 和互连总线
• 2.2.3 流水线机制
• 2.3 DPC 存储系统
• 2.4 DPC 的指令格式
• 2.5 DPC 配套的编译系统
• 2.6 小结
• 第3章 数据并行协处理器存储系统的设计与实现
• 3.1 寄存器文件
• 3.1.1 分体的寄存器文件结构
• 3.1.2 寄存器文件的参数选择
• 3.1.3 端口连接
• 3.1.4 结构与实现
• 3.2 数据Cache
• 3.2.1 数据Cache 容量和块大小的选择
• 3.2.2 数据Cache 的策略选择
• 3.2.3 数据Cache 的结构与实现
• 3.3 指令Cache
• 3.4 片上存储器Scratch-Pad SRAM
• 3.5 协处理器存储系统的地址空间分配
• 3.6 外部存储器接口
• 3.7 小结
• 第4章 协处理器存储系统寄存器分配方法的研究与实现
• 4.1 分体寄存器文件的分配
• 4.2 简单的寄存器分配法
• 4.3 改进的基于图着色的寄存器分配法
• 4.3.1 传统的基于图着色的寄存器分配法
• 4.3.2 改进的基于图着色的寄存器分配法
• 4.4 小结
• 第5章 协处理器存储系统高速缓存Cache 性能优化技术
• 5.1 Cache 的三类失效
• 5.2 常用的程序变换方式
• 5.3 多媒体应用的常见存储访问模式
• 5.4 小结
• 第6章 协处理器存储系统片上存储器数据分配方法的研究与实现
• 6.1 影响带Scratch-Pad SRAM 的存储系统数据分配的特征
• 6.2 带Scratch-Pad SRAM 的存储系统数据分配方法
• 6.3 小结
• 第7章 协处理器存储系统的测试与评价
• 7.1 多媒体核心算法介绍
• 7.2 存储系统的测试与评价
• 7.2.1 功能测试
• 7.2.2 性能测试与评价
• 7.3 小结
• 第8章 结束语
• 致谢
• 攻读硕士期间发表的论文
• 参考文献