FDP-SOPC芯片ASIC部分的设计与实现

论文摘要

随着半导体制造工艺的进步,进行ASIC芯片开发的费用迅速增长,面市时间要求越来越紧迫,用户对产品设计的灵活性也提出越来越高的要求,导致ASIC芯片的设计越来越困难。FPGA由于开发费用低、可以灵活改动其功能,受到越来越多的设计者的青睐。但FPGA灵活性的引入也是要付出代价的,冗余逻辑带来了面积增加、延时增加、功耗增加等。可编程片上系统SOPC将两者结合在一个芯片上,可以兼具ASIC高性能和FPGA灵活性的优点。本文首先分析了现有SOPC芯片架构特点,设计了以可进化为目标的SOPC硬件芯片,并且提出了实现该SOPC芯片的设计与验证流程,包括系统设计,FPGA IP核配套软件,FPGA IP核硬核化,软硬件协同验证等方面。其次,根据系统设计的要求,采用0.13um工艺设计并实现了将FPGA IP核嵌入到ASIC部分的FDP-SOPC硬件芯片。在该芯片中通过设计专用的FPGA IP核接口实现CPU与FPGA IP核高速而可靠的数据传输,并且CPU可以通过该接口完成FPGA IP核的片内配置,为可重构提供便利,该接口还针对可进化的应用加入了硬件进化加速器。再次,在FDP-SOPC芯片的ASIC部分的验证方面,实现了以随机向量和覆盖率检测为指导的IP模块验证,软硬件协同策略的系统验证和FPGA原型验证通过这三个层次的验证,保证ASIC部分验证的收敛性。在进行后端设计的过程中，提出了FPGA IP核硬核化的方式来减少后端实现的难度与工作量。最后,该芯片采用SMIC 0.13um工艺进行流片,FPGA模块采用全定制设计,ASIC采用标准SYNOPSYS流程实现,芯片最后的测试结果说明,该芯片能够正常工作,并能满足可进化应用的需求。

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• 摘要
• Abstract
• 第1章 引言
• 1.1 研究背景
• 1.2 本文重点
• 1.3 论文章节安排
• 第2章 SOPC硬件平台及设计流程
• 2.1 SOPC芯片的应用需求
• 2.2 SOPC硬件平台设计
• 2.2.1 现有硬件平台
• 2.2.2 FDP-SOPC芯片硬件构架
• 2.2.3 FPGA IP核的选取
• 2.3 FDP-SOPC芯片设计流程
• 2.3.1 设计流程中处理的问题
• 2.3.2 FDP-SOPC硬件设计流程
• 2.4 本章小结
• 第3章 FDP-SOPC芯片ASIC部分设计
• 3.1 业界常用CPU及相关总线
• 3.1.1 ARM
• 3.1.2 MIPS
• 3.1.3 OpenRISC
• 3.1.4 PowerPC
• 3.1.5 CPU与总线选择
• 3.2 FDP-SOPC芯片系统设计
• 3.2.1 FDP-SOPC芯片系统架构
• 3.2.2 FDP-SOPC芯片ASIC部分地址分配
• 3.2.3 FDP-SOPC芯片ASIC部分时钟策略
• 3.2.4 FDP-SOPC芯片ASIC部分复位策略
• 3.3 FPGA IP核接口的设计
• 3.3.1 FPGA IP核数据接口
• 3.3.2 FPGA IP核配置接口
• 3.3.3 基因算法加速器
• 3.4 本章小结
• 第4章 FDP-SPC芯片ASIC部分验证与物理实现
• 4.1 FDP-SOPC芯片ASIC部分验证
• 4.1.1 ASIC部分验证策略
• 4.1.2 IP核模块级的验证
• 4.1.3 软硬件协同验证
• 4.1.4 FPGA原型验证
• 4.2 FDP-SOPC芯片ASIC部分物理实现
• 4.2.1 FDP-SOPC芯片ASIC部分物理实现流程
• 4.2.2 FPGA IP核硬核化
• 4.2.3 FDP-SOPC芯片版图
• 4.3 本章小结
• 第5章 FDP-SOPC芯片ASIC部分的测试
• 5.1 FDP-SOPC芯片测试验证平台
• 5.2 FDP-SOPC芯片ASIC部分测试
• 5.2.1 FPGA IP核接口测试
• 5.3 FDP-SOPC芯片可进化应用测试
• 5.4 本章小结
• 第6章 总结与展望
• 6.1 论文总结
• 6.2 论文展望
• 参考文献
• 致谢