基于AMBA总线的DES/3_DES算法IP核的研究与设计

论文摘要

随着信息化及网络化的发展,如何保证信息传输的安全性成为亟待解决的问题。加密技术作为最安全、可靠的保护机制成为信息安全工作的核心所在。DES算法作为科学密码学发展历程中应用最广、最成功的算法,目前仍广泛应用于卫星通信、国防安全、通信保护、商业金融等领域,其加强版三重DES算法通过增加密钥长度提高了原算法的安全强度,克服了DES算法被攻击的危险。本文以“基于高性能DSP处理器的音视频SoC设计”项目为依托,按照典型的IP核设计流程,采用Synopsys公司推出的全新数字EDA设计平台完成了具有标准AMBA总线接口的DES/3_DES IP核的设计。该IP核支持DES、三重DES两种算法下的加解密操作,加解密速率分别达到1.6Gbits/s、615Mbits/s,满足大部分系统分组数据处理的需求。设计中采用算法直接映射模块与状态机循环控制模块分开设计的思路,利用控制模块中可配置参数的不同设置达到用一个硬件运算模块实现不同算法、不同模式下运算的目的,增强了该IP核在不同应用环境下的可移植性与灵活性,同时专门设计了奇偶校验模块和弱密钥检测模块对密钥进行检测,有效地加强了算法的安全强度,此外该IP核具有三个中断输出信号,可以在SoC中通过中断系统和硬件DMA请求获得良好的系统集成。基于AHB总线完成了模块级功能验证及验证测试点分析,利用芯片级验证平台进行了基于覆盖率驱动的功能验证,结果表明覆盖率可以达到99%以上,同时采用形式化验证工具Formality对设计进行了等效性验证,保证了逻辑综合前后设计的一致性,最后搭建FPGA原型验证板完成FPGA原型验证,利用硬件平台验证了设计的功能正确性。最后利用TSMC 65nm CMOS工艺库进行了逻辑综合并利用局部门控时钟插入技术进行了低功耗设计,结果表明所设计IP核动态功耗仅为377.6314uw,面积仅为22661.28um2。采用125℃、1.08V的最差工作条件对设计进行了时序验证,结果表明在500MHz主频下满足时序要求且最长关键路径与设计分析一致。以上结果对比可查阅的国内已实现设计,在主频、面积、功耗方面都存在一定优势。目前,该IP核作为加、解密引擎已经在ZW100 SoC系统中获得良好的集成,有效地保证了片上系统的安全性,同时该IP核带有标准的AMBA总线接口,可以方便的在面向安全通信、电子商务、安全视频监控等各类应用场合的SoC产品项目开发中得到进一步应用,具有良好的市场应用价值。

论文目录

• 摘要
• Abstract
• 插图索引
• 附表索引
• 第1章 绪论
• 1.1 课题的研究背景及现状
• 1.1.1 课题的研究背景
• 1.1.2 课题的研究现状
• 1.2 SoC 技术现状及挑战
• 1.2.1 典型的SoC 架构体系
• 1.2.2 IP 核复用技术
• 1.2.3 IP 核开发流程及规范
• 1.3 课题来源及研究意义
• 1.4 本文的主要内容与组织结构
• DES 算法原理'>第2章 DES/3_DES 算法原理
• 2.1 密码学概述
• 2.1.1 密码学及其发展简介
• 2.1.2 密码体制及分类
• 2.2 DES 算法原理
• 2.2.1 DES 加密算法
• 2.2.2 DES 解密算法
• 2.3 Triple DES 算法原理
• 2.4 本章小结
• DES IP 核的设计'>第3章 基于AMBA 总线的DES/3_DES IP 核的设计
• 3.1 AMBA 片上总线概述
• 3.1.1 SoC 芯片片上总线技术
• 3.1.2 ZW100 SoC 片上通信架构
• 3.1.3 AHB 总线协议
• DES IP 核设计体系结构'>3.2 DES/3_DES IP 核设计体系结构
• 3.2.1 设计体系结构
• 3.2.2 设计层次图
• 3.2.3 设计中专用寄存器定义
• 3.2.4 设计端口信号描述
• biu 接口模块设计'>3.3 ahb_biu 接口模块设计
• reg_file 模块设计'>3.4 des_reg_file 模块设计
• data_path 模块设计'>3.5 des_data_path 模块设计
• 3.5.1 密钥产生逻辑设计
• 3.5.2 明文处理逻辑设计
• 3.5.3 奇偶校验模块设计
• 3.5.4 弱密钥检测模块设计
• ctrl 模块设计'>3.6 des_ctrl 模块设计
• 3.6.1 DES 轮运算有限状态机设计
• 3.6.2 DES 运算过程控制逻辑设计
• 3.6.3 中断控制逻辑设计
• 3.7 本章小结
• DES 算法IP 核的功能验证'>第4章 DES/3_DES 算法IP 核的功能验证
• 4.1 验证的一般方法及策略
• DES IP 核的模块级功能验证'>4.2 DES/3_DES IP 核的模块级功能验证
• 4.2.1 模块级验证平台的设计
• 4.2.2 模块级验证测试点分析
• 4.2.3 模块级功能验证结果分析
• DES IP 核的系统级功能验证'>4.3 DES/3_DES IP 核的系统级功能验证
• 4.3.1 系统级功能验证平台的搭建
• 4.3.2 系统级功能验证结果
• 4.3.3 验证覆盖率结果分析
• DES IP 核的形式验证'>4.4 DES/3_DES IP 核的形式验证
• 4.4.1 等效性验证环境及流程
• 4.4.2 综合前后的等效性验证结果分析
• DES IP 核的 FPGA 原型验证'>4.5 4.5 DES/3_DES IP 核的 FPGA 原型验证
• 4.6 本章小结
• DES IP 核的逻辑综合及时序分析'>第5章 DES/3_DES IP 核的逻辑综合及时序分析
• 5.1 逻辑综合
• 5.1.1 综合环境及约束
• 5.1.2 局部的门控时钟插入
• 5.1.3 综合结果
• 5.2 静态时序分析
• 5.2.1 静态时序分析的一般方法
• 5.2.2 静态时序分析结果
• 5.3 物理设计
• 5.4 本章小结
• 结论
• 参考文献
• 致谢
• 附录A 攻读学位期间发表的学术论文
• 附录B 逻辑综合脚本文件
• 附录C FPGA 原型验证板的 PCB 图