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基于DVD应用的RS码译码算法优化及其VLSI设计

2020-12-02阅读(875)

基于DVD应用的RS码译码算法优化及其VLSI设计

论文摘要

RS（Reed-Solomon）码因其具有优良的纠突发错误和随机错误的能力,而被广泛用于数据传输和存储系统中。本文在研究RS码的理论和分析DVD标准的基础上,对算法实现、电路结构、流程控制等进行了优化,给出了一种基于DVD应用的全程流水线纠错纠删RS-PC译码器芯片的VLSI设计。该RS-PC译码器芯片的特点是全程流水线实现,面积小,速度快,纠错能力强,可纠错和纠删,时序控制简单,电路实现简洁,并有较好的扩展能力。该芯片可对DVD数据在存储和读取中引入的错误进行纠错处理,也可作为IP核,用于DVD伺服控制芯片的设计和实现。本文提出的流水线处理的纠错纠删RS-PC译码芯片主要模块包括行RS（182,172）译码器、列RS（208,192）译码器和数据块缓冲管理器。在译码器的设计中,采用修正的欧几里德（ME）算法,并将其优化,降低了设计的复杂度,实现了能够同时纠错和纠删;采用三级流水线结构,使RS译码处理速度达到每时钟一个符号;采用模块复用的设计思想实现关键方程的求解,达到面积优化和电路规整。在数据块缓冲管理器的设计中,采用一种基于二维数据重排的访问方式,实现高速高效的DRAM访问。在RS-PC译码器芯片的顶层,采用外接DRAM的缓冲管理器,实现全程流水线处理的RS-PC译码器,提高了译码的运算速度,达到RS-PC译码速度每时钟一个符号。本文在DVD标准的基础上,定义了RS-PC译码器设计流程;为验证采用的算法和产生的测试数据,设计了RS-PC编译码器的Matlab模型;采用Verilog HDL实现译码器芯片的电路硬件描述,同时进行了功能仿真与时序验证,并进行了FPGA实现。功能仿真与时序验证的结果表明,该RS-PC译码芯片的设计满足预期的性能要求:处理速度达到每时钟译码一个接收符号;在纠错能力上:行纠错能力达到纠正5个错误或10个删除,列纠错能力达到纠正8个错误或16个删除;外接100MHz的SDR DRAM,可实现译码数据吞吐率40Mbytes/s,达到12×DVD的处理要求。

论文目录

  • 摘要
  • Abstract
  • 第一章 绪论
  • 1.1 课题来源
  • 1.2 纠错码理论及其发展趋势
  • 1.3 信道编解码简介
  • 1.4 国内外研究进展
  • 1.5 DVD 系统简介
  • 1.5.1 光存储技术概述
  • 1.5.2 CD 家族的成长历史
  • 1.5.3 DVD 应运而生
  • 1.5.4 DVD 解码伺服芯片简介
  • 1.6 论文的研究内容及其安排
  • 第二章 纠错码基本理论
  • 2.1 有限域（GALOIAS 域）基本概念及重要结论
  • 2.2 有限域上的多项式
  • m ） 有限域的基'>2.3 GF（qm ） 有限域的基
  • 2.4 循环码
  • 2.5 BCH 码
  • 2.6 RS 码
  • 第三章 RS 码在DVD 纠错控制中的应用
  • 3.1 DVD 标准及其纠错码
  • 3.2 DVD 数据纠错的编码原理
  • 3.3 DVD 数据纠错的译码原理
  • 3.4 纠错控制模块在DVD 伺服芯片中的位置
  • 3.5 采用的RS 译码算法
  • 3.6 RS-PC 译码器的实现
  • 3.6.1 RS-PC 译码器的结构
  • 3.6.2 行列译码流水线实现
  • 3.7 全程流水线RS-PC 译码器的特点
  • 第四章 RS 码编译码算法的硬件设计
  • 4.1 RS 码编码算法
  • 4.2 RS 码译码算法
  • 4.2.1 引言
  • 4.2.2 译码
  • 4.2.3 通用有限域加法器和乘法器的设计
  • 4.2.4 伴随式计算模块
  • 4.2.5 删除多项式Λ（x ） 计算模块实现
  • 4.2.6 关键方程的求解算法
  • 4.2.7 关键方程求解算法的改进
  • 4.2.8 钱搜索及Forney 算法电路实现
  • 4.2.9 数据缓冲区的设计
  • 第五章 RS-PC 编译码器的 MATLAB 模型
  • 5.1 RS 译码算法MATLAB 模型实现的意义
  • 5.2 RS-PC 编码器的MATLAB 模型
  • 5.3 RS-PC 译码器的MATLAB 模型
  • 第六章 RS-PC 译码器的 VLSI 设计、仿真和测试
  • 6.1 行译码器的设计
  • 6.1.1 流水线第一级的设计
  • 6.1.2 流水线第二级设计
  • 6.1.3 流水线第三级设计
  • 6.1.4 行延迟器的设计
  • 6.2 列译码器的设计
  • 6.2.1 流水线第一级的设计
  • 6.2.2 流水线第二级的设计
  • 6.2.3 流水线第三级的设计
  • 6.2.4 列延迟器的设计
  • 6.3 流水线纠错纠删RS-PC 译码器的设计
  • 6.3.1 数据块缓冲控制器的设计
  • 6.3.2 RS-PC 译码器顶层模块的设计
  • 6.4 RS-PC 译码器设计的仿真和测试
  • 6.4.1 输入输出数据
  • 6.4.2 行译码器的仿真波形
  • 6.4.3 块缓冲区的波形
  • 6.5 RS-PC 译码器的FPGA 实现
  • 6.6 全程流水线纠错纠删RS-PC 译码器的特点
  • 第七章 总结
  • 致谢
  • 参考文献
  • 作者在读期间取得的研究成果

    • 相关论文文献

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