双修正归一化最小和LDPC译码算法及其部分并行结构研究

论文摘要

在通信系统中，信道中的噪声会使传输的数据产生错误。信道编码技术可以发现和纠正这些错误，使通信系统具有一定的抗干扰和纠错的能力。低密度奇偶校验码（Low Density Parity Check Codes, LDPC codes）在AWGN信道下的性能接近香农极限，是近年来信道编码领域研究的热点。目前虽然LDPC码的理论研究发展迅速，但是在实际应用中，在改进适于硬件实现的译码算法的性能、在译码器的复杂度与吞吐率之间寻求更好的折衷等方面仍然存在许多待解决的问题。本文首先论述了国内外关于LDPC码的研究现状，接下来对LDPC码的译码算法、译码器电路设计中的运算电路、存储方案等关键问题进行了一系列的研究，最后设计并实现了一个WiMAX系统中码长为2304比特的LDPC码译码器。本文的主要贡献如下：1.最小和算法中的校验节点运算是对和积算法的简化近似，因此每次运算都会存在误差，导致译码性能变差。归一化最小和算法从均值的角度对最小和算法的误差进行修正，使最小和算法的BER（Bit Error Rate）性能得到了改进。本文对归一化最小和算法进行了改进，提出了双修正归一化最小和（DualNormalized Min-Sum, DN-MS）算法，该算法在校验节点运算中采用两个归一化修正因子分别对最小值和次小值进行修正。改进的算法在不增加运算复杂度的条件下，获得比归一化最小和算法更好的BER性能。对基于仿真的定点化方法进行了改进，减少了仿真的工作量；2.最小和及其改进算法中核心的运算为校验节点的最小—次小运算，并行的最小—次小运算单元可以在一个时钟周期内计算出一组数据中的最小值与次小值，但一般电路面积比较大。本文设计了两种最小—次小运算方法：第一种方法对极少比较排序法（Minimum-Comparison Sorting, XS）进行改进，称为MXS（Modified Minimum-Comparison Sorting）方法，该方法简化了次小值运算，运算电路具有较小的面积，但是电路延迟比较大；第二种方法为一种新的树形运算（New Tree Structure, NTS）方法，与MXS方法相比，该方法的电路面积有少量增加，但却可以大幅减小运算的延迟，NTS方法可以在运算速度与电路面积之间实现比较好的折衷；3.采用并行运算单元的译码器可以具有比串行运算单元更高的吞吐率，采用分层迭代的译码器迭代收敛速度较快并且占用的存储资源较少。本文将并行运算单元和分层迭代方法相结合，设计了一种新的部分并行译码器结构，与其它部分并行译码器结构相比，该译码器可以在吞吐率和面积之间实现比较好的折衷，并且可以在更大的范围内自由设计译码器的吞吐率。在译码器中重点设计了数据的存储方案和并行DN-MS运算单元。在数据的存储方案设计中主要对数据的存储顺序、读写控制电路进行了设计和优化，使其即具有较大的带宽，又有效的降低了读写控制结构和互联结构的复杂度，同时避免了在读写过程中的冲突。在该译码器结构的基础上，针对校验矩阵具有准下三角阵形式的QC-LDPC码进行了预译码设计，使译码器可以在接收码字的过程中完成第一次迭代中一部分层的译码运算，从而进一步提高了译码器的吞吐率；4.基于以上对译码算法、并行最小—次小运算电路和译码器结构设计的研究，设计并实现了一个WiMAX系统中码长为2304比特的部分并行QC-LDPC码译码器。在进行了FPGA原型机验证后对该译码器进行了逻辑综合。实验结果表明，该译码器在硬件复杂度和译码吞吐率之间实现了比较好的折衷。

论文目录

• 摘要
• Abstract
• 第1章 绪论
• 1.1 课题背景及研究的目的和意义
• 1.2 国内外研究现状
• 1.2.1 国外研究现状
• 1.2.2 国内研究现状
• 1.3 背景知识
• 1.3.1 LDPC码
• 1.3.2 LDPC码的译码算法
• 1.3.3 LDPC码的译码迭代方案
• 1.4 本文的主要研究内容
• 1.4.1 双归一化修正最小和译码算法
• 1.4.2 并行最小—次小运算方法及其硬件设计
• 1.4.3 部分并行QC-LDPC码译码器结构研究
• 1.4.4 部分并行QC-LDPC码译码器的实例设计与原型验证
• 1.5 论文结构
• 第2章 双修正归一化最小和译码算法研究
• 2.1 引言
• 2.2 双修正归一化最小和（DN-MS）算法
• 2.2.1 MS算法与NMS算法
• 2.2.2 DN-MS算法
• 2.2.3 NMS算法与DN-MS算法的比较
• 2.2.4 实验结果与分析
• 2.3 DN-MS算法的定点化研究
• 2.3.1 仿真模型
• 2.3.2 基于仿真的定点化方法
• 2.3.3 改进的仿真法
• 2.4 本章小结
• 第3章 并行最小—次小运算方法及其硬件设计
• 3.1 引言
• 3.2 改进的XS方法（MXS）及电路设计
• 3.2.1 MXS方法及电路设计
• 3.2.2 MXS方法电路面积与时间延迟计算
• 3.3 一种新的树形方法（NTS）及电路设计
• 3.3.1 NTS方法及电路设计
• 3.3.2 NTS方法电路面积与时间延迟计算
• 3.4 实验结果与分析
• 3.5 本章小结
• 第4章 基于DN-MS算法的部分并行QC-LDPC码译码器结构设计
• 4.1 引言
• 4.2 DN-MS部分并行译码器并行度的设计
• 4.2.1 LDPC译码器并行度分类
• 4.2.2 DN-MS部分并行译码器并行度的设计
• 4.3 DN-MS部分并行译码器结构设计
• 4.4 DN-MS算法的并行运算单元设计
• 4.5 DN-MS部分并行译码器数据存储方案研究
• 4.5.1 按列顺序存储的方法
• 4.5.2 按行顺序存储的方法
• 4.5.3 数据读写的进一步优化
• 4.6 预译码设计
• 4.7 本章小结
• 第5章 WiMAX系统中QC-LDPC码译码器设计与实现
• 5.1 引言
• 5.2 WiMAX系统中QC-LDPC码译码器算法级设计
• 5.2.1 WiMAX系统中的LDPC码
• 5.2.2 修正因子的确定以及数据的定点化
• 5.3 WiMAX系统中QC-LDPC码译码器硬件实现与测试
• 5.3.1 RTL级设计
• 5.3.2 FPGA原型验证
• 5.3.3 基于ASIC的实现结果
• 5.4 本章小结
• 结论
• 参考文献
• 攻读博士学位期间发表的论文及其他成果
• 致谢
• 个人简历