基于有理数分频频率合成器的CPLD设计方法

论文摘要

频率合成器被喻为众多电子系统的“心脏”。使用频率合成器可以产生电子频谱。在许多先进的电子系统中,都需要有高精度、高稳定度的频率源。所以频率合成技术十分重要。本论文主要从研究和应用的角度出发,对课题进行深入分析论证,并基于频率合成技术,设计一种通用的可预置数的有理数分频器。有理数分频器主要包括键盘输入、液晶显示、控制电路和信号处理电路。其中信号处理过程是整个系统设计和原理分析的核心。要想实现一次分频工作过程,只要通过键盘输入设定值和控制信号,就可以通过一系列信号处理过程,最终得到分频的结果和设计电路。设计的关键是分频处理的算法问题,算法优劣将直接关系到分频器设计的性能。论文首先介绍了频率合成和分频技术的基本概念、技术原理和工作应用。然后又论述了分频电路的设计和分频算法的设计。设计采用VHDL硬件描述语言,利用VHDL直接实现分频算法和硬件电路设计。我们采用自顶向下的设计方法,程序设计经过综合以后再通过RTL级仿真,最后得到该算法实现的电路。该电路的核心器件是累加器,累加器由寄存器和加法器构成。为了应用方便能够实现分频器的人机互动,采用单片机作为控制的核心部件。通过键盘可以控制整个分频器的工作,并通过液晶显示分频器的工作状态。另外我也从频率上分析了分频器的性能,包括分频能工作的最高频率和分频工作的数据宽度,由于本次采用的小数定点输入,而有理数转换成小数就存在一个精度问题,所以数据宽度越宽它的精度就越高,采用16位数据宽度的误差是2-16。又因为本次采用的分频算法是异步实现的,而分频器件本身在工作的时候就存在了一个随着器件不同而不同的延时,同时又要考虑累加器的运算时间。因此当计算简单的时候,分频器的最高工作频率是由器件延时决定的,而当计算复杂的时候,分频器的最高工作频率就由运算时间决定的。我们可以从16位和32位的累加器所能分频的最高频率可以看出来,同样的器件由于计算的位数的加宽,必然会带来相应的延时。另外,即使工作在同一个数据宽度下,计算得复杂和简单,所带来的延时也是不一样的。这些我们都可以在仿真波形中,清楚的看到。该分频器系统能够任意实现包括16位数据输入的小数或整数范围的分频状态,当工作在低频范围时将非常接近理想值。该分频器的最高工作频率可以达到50MHz以上,可以满足大多数应用和研究的需求。

论文目录

• 中文摘要
• ABSTRACT
• 1 引言
• 2 频率合成和分频技术
• 2.1 频率合成技术的发展
• 2.2 一般分频技术的框架结构和工作原理
• 2.3 频率合成器的分类
• 3 分频技术实现的理论基础
• 3.1 程序分频器及其技术指标
• 3.2 关于时钟设计的讨论
• 3.3 任意整数分频技术
• 3.4 有理数分频（小数分频）
• 4 分频电路的设计
• 4.1 硬件电路
• 4.2 系统设计
• 4.3 工作原理
• 4.4 单片机控制软件设计
• 5 分频算法和RTL综合图
• 5.1 VHDL语言设计流程
• 5.2 分频算法的设计
• 5.3 RTL综合图
• 6 测试与结果
• 6.1 低频器件信号16位数据宽度的分频结果分析
• 6.2 低频器件信号32位数据宽度的分频结果分析
• 6.3 高频器件信号16位数据宽度的分频结果分析
• 6.4 高频器件信号32位数据宽度的分频结果分析
• 6.5 设计调试分析和体会
• 结论
• 附录
• 参考文献
• 致谢
• 攻读学位期间发表的学术论文目录
• 学位论文评阅及答辩情况表