600MHz YHFT-DX算术逻辑部件的设计与实现

论文摘要

YHFT-DX是一款32位高性能定点DSP,它采用超长指令字（VLIW）技术,一个时钟周期内可以发射8条指令。在0.13um CMOS工艺的典型条件下,CPU内核能够稳定工作在600MHz。本文深入分析了算术逻辑部件的功能和结构,针对设计中影响时序、面积等目标的关键因素进行了深入研究,完成了算术逻辑部件的设计与实现,主要内容包括:1.详细分析了算术逻辑部件的指令及其功能,依据硬件分时复用的原则,对设计进一步划分,提出算术逻辑部件实现的整体结构,能够实现硬件复用,减少面积和功耗。对各个模块进行时间预估,确定关键路径。对于时序紧张的执行栈,采用定制设计方法;时序宽松的译码栈,采用基于标准单元的半定制设计方法。2.采用定制设计的方法设计与实现了执行栈,能够有效提高运算速度约50%。针对主要的运算操作40位加法和32位移位,分析了现有加法器和移位器的结构,设计与实现了稀疏树结构的加法器和漏斗移位器,从结构级获得速度和面积的折中;深入探讨了使用的电路系列,分析并实现了若干异或门和三态门结构,从电路级进一步改善时序和面积;在逻辑操作模块中使用了传输管逻辑,能够提高电路的速度,减小面积47%。逻辑设计完成后,实现了版图设计并提取了它的特征化参数。3.采用了基于标准单元的半定制设计方法,设计与实现了译码栈,提高了设计效率,减少了设计成本。为满足时序的需要,定制实现了HLFF（hybrid lath-flipflop）触发器获得了性能的改善。完成设计集成后,对整体设计进行了验证并给出了最终的验证结果。通过以上设计,算术逻辑部件最终性能提升约50%,达到稳定工作在600MHz的设计目标。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 课题研究背景
• 1.2 相关研究
• 1.2.1 全定制设计方法
• 1.2.2 加法器相关研究
• 1.2.3 移位器相关研究
• 1.2.4 标准单元设计方法
• 1.3 本文的工作及意义
• 1.4 论文结构
• 第二章 整体结构与设计方法
• 2.1 功能介绍及结构划分
• 2.2 设计方法
• 2.3 本章小结
• 第三章 定制执行栈的设计与实现
• 3.1 关键电路设计
• 3.1.1 算术运算模块
• 3.1.2 移位操作模块
• 3.1.3 逻辑操作模块
• 3.2 版图实现
• 3.2.1 版图布局
• 3.2.2 层次化版图设计
• 3.3 特征化视图提取
• 3.4 本章小结
• 第四章 译码栈的设计与实现
• 4.1 逻辑综合
• 4.1.1 综合环境
• 4.1.2 设计约束
• 4.1.3 时钟约束
• 4.1.4 层次化和展平
• 4.2 物理设计
• 4.2.1 布局规划
• 4.2.2 电源规划
• 4.2.3 布局布线
• 4.3 定制触发器的设计与应用
• 4.4 设计验证
• 4.5 本章小结
• 结束语
• 全文工作总结
• 未来工作展望
• 致谢
• 参考文献
• 攻读硕士期间发表的论文