基于自主CPU的DDR3系统协同仿真与设计

论文摘要

现代高速数字系统设计领域,信号完整性问题变得越来越突出,对芯片、封装和系统的设计都提出了严峻的挑战。目前的商用服务器系统普遍使用DDR3来提高访存速度与访存带宽,DDR3是典型的并行总线结构,具有更低的电源电压、更高的数据传输速率等特点。同时也降低了系统噪声容限、减小了数据窗口的时序裕量、增大了相邻网络之间的互扰。芯片、封装以及PCB板级系统的设计都增加了难度,甚至成为限制DDR3传输速率进一步提高的瓶颈。为了保证DDR3系统达到设计目标并稳定工作,论文对DDR3协议和接口设计技术进行了深入的研究与分析,结合实际工程需求,通过多模型、多设计环境下的SI与PI协同仿真,设计实现了基于自主CPU服务器平台的DDR3互连接口。创新性的工作主要有:1)对DDR3系统中的传输链路建立了芯片、封装、PCB和DIMM子板协同仿真的全通道电路模型;2)研究了I/O Buffer的驱动能力、数据信号ODT结构、高速多层板过孔、系统电源网络与目标阻抗、同步开关操作仿真等关键问题,并对影响DDR3时序的因素进行了量化分析和计算;3)搭建测试平台对实际系统进行了信号完整性测试,验证了仿真工作的正确性,为自主CPU设计、PCB板级布局与布线设计提供了进一步优化的建议和措施。通过对本课题的研究,对服务器平台DDR3系统提供了设计指导,达到了预期的设计指标,缩短了研发周期、降低了开发成本。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 DDR系列内存的发展
• 1.2 课题的研究背景与意义
• 1.3 国内外研究现状
• 1.4 本文的主要工作
• 1.5 本文的组织结构
• 第二章 DDR3 技术特点与协议分析
• 2.1 DDR3 技术特点
• 2.1.1 DDR3 性能的提升
• 2.1.2 DDR3 降低功耗技术
• 2.1.3 DDR3 信号完整性的提高
• 2.2 DDR3 电气特性与时序规范
• 2.2.1 DDR3 电气特性
• 2.2.2 DDR3 时序规范
• 2.3 DDR3 协议分析
• 2.3.1 DDR3 的工作原理
• 2.3.2 DDR3 的三大时序参数
• 2.3.3 DDR3 的读写协议分析
• 2.4 本章小结
• 第三章 DDR3 系统混合建模与协同仿真
• 3.1 DDR3 系统设计目标与设计考虑
• 3.1.1 DDR3 系统的设计目标
• 3.1.2 DDR3 系统的板级设计考虑
• 3.2 DDR3 系统的混合建模与分析
• 3.2.1 芯片I/O Buffer的建模
• 3.2.2 芯片封装模型的分析
• 3.2.3 PCB板级互连模型分析
• 3.2.4 DIMM子板EBD模型简介
• 3.3 DDR3 系统Die、Package、PCB协同仿真
• 3.3.1 高速互连系统SI仿真与设计方法
• 3.3.2 DDR3 系统Die、Package、PCB协同仿真
• 3.4 本章小结
• 第四章 DDR3 系统SI、PI以及时序设计实现
• 4.1 DDR3 系统信号完整性设计
• 4.1.1 DDR3 存储控制器I/O Buffer的选型
• 4.1.2 DDR3 数据信号ODT策略仿真
• 4.1.3 多层板Via引起的衰减与时延分析
• 4.2 DDR3 系统电源完整性设计
• 4.2.1 PCB板电源平面设计
• 4.2.2 SSO噪声分析
• 4.3 DDR3 系统时序分析
• 4.3.1 DDR3 源同步信号
• 4.3.2 影响时序的因素评估
• 4.3.3 DDR3 写操作时序裕量预算
• 4.4 本章小结
• 第五章 DDR3 系统信号完整性测试
• 5.1 DDR3 系统测试准备
• 5.1.1 DDR3 系统测试平台简介
• 5.1.2 DDR3 系统测试准备
• 5.2 DDR3 系统信号完整性测试与仿真验证
• 5.2.1 DDR3 系统裸板信号完整性测试
• 5.2.2 DDR3 系统信号噪声测试与仿真验证
• 5.3 本章小结
• 第六章 结束语
• 6.1 本文的工作总结
• 6.2 工作展望
• 致谢
• 参考文献
• 作者在学期间取得的学术成果