一类高码率LDPC码的编译码算法研究与实现

论文摘要

低密度奇偶校验码LDPC码是首先由Gallager在1962年提出的一种纠错码,在沉寂了多年之后,最近又重新成为通信技术研究的热点。LDPC码是一种具有稀疏校验矩阵的线性分组码,研究结果表明,采用迭代的概率译码算法,LDPC码可以达到接近香农极限的性能。本论文主要对LDPC码的译码算法和硬件实现进行了较深入的研究。本文研究了在高斯白噪声信道下,LDPC码的几种主要迭代译码算法和复杂度。这些算法包括:Gallager的BF算法,置信度传播（BP）算法,归一化的BP-Based算法等等。给出了一种高码率LDPC码在不同译码算法下的性能仿真曲线。找出了一种实现复杂度较低且性能良好的译码算法:Normalized BP-Based算法。本文对LDPC译码器的关键参数、硬件实现中的量化进行了研究,给出了对译码器硬件实现具有参考意义的研究结果。之后讨论了LDPC码译码器的硬件实现,分析了针对该类高码率LDPC码译码实现的硬件实现结构:部分并行结构。这种构造方法不仅能够降低译码器硬件实现的复杂度,还可以节省一定的硬件开销。并且较详细的介绍了译码器各个模块的实现方式和结构框图。为了验证该构造方法,利用硬件仿真软件QUARTUSII仿真实现了码长为529,码率为0.87 LDPC码译码器。设计采用Verilog HDL语言描述,译码器的时钟频率为20MHz,设置最大迭代次数为10次。此外,还对该类LDPC的编码器设计了相应的算法依据,利用该类码校验矩阵H特定的结构,避免了直接利用生成矩阵对信息位的编码,采用高斯消元以及二进制的运算完成编码过程。既能降低运算复杂度,又能简化硬件实现的复杂度。给出了相应编码器的结构框图和仿真波形图。最后是本文的结论及下一步所需做的工作。

论文目录

• 摘要
• ABSTRACT
• 第一章 引言
• 1.1 通信系统及差错控制策略
• 1.2 性能的衡量
• 1.3 信道纠错码的发展
• 1.4 LDPC 概述
• 1.4.1 LDPC 码的编、解码
• 1.4.2 LDPC 码的设计方法
• 1.4.3 LDPC 码的实现和应用
• 1.5 LDPC 的研究意义
• 1.6 本文的主要内容
• 第二章 LDPC 码的简介
• 2.1 LDPC 码的二分图结构
• 2.2 规则与非规则LDPC 码
• 2.3 二元域与多元域的LDPC
• 2.4 本章小节
• 第三章 LDPC 的译码算法
• 3.1 硬判决译码算法 Bit Flipping （BF）
• 3.2 软判决译码算法 Belief Propagation （BP）
• 3.2.1 概率域上的BP 算法
• 3.2.2 对数域上的BP 算法
• 3.2.3 BP-Based 译码算法
• 3.3 Improved BP based 译码算法
• 3.3.1 APP-Based 译码算法
• 3.3.2 Normalized BP-Based 译码算法
• 3.3.3 Offset BP-Based 译码算法
• 3.4 软判决算法的复杂度分析和性能仿真
• 3.4.1 各种译码算法复杂度分析
• 3.4.2 各种译码算法的性能仿真
• 第四章 LDPC 码的硬件实现
• 4.1 FPGA 设计的流程及平台简介
• 4.1.1 硬件描述语言简述
• 4.1.2 HDL 设计硬件电路的方法
• 4.1.3 HDL 设计流程及设计平台
• 4.2 LDPC 译码器设计的总体框图
• 4.3 部分并行译码结构
• 4.3.1 部分并行译码结构的提出
• 4.3.2 部分并行译码结构
• 4.4 软判决译码的基本原理
• 4.4.1 软判决译码的基本概念
• 4.4.2 码元的可信度与量化电平
• 4.5 初始化模块
• 4.5.1 量化模块
• 4.5.2 LDPC 译码器的启动
• 4.5.3 输入缓冲存储器
• 4.6 VNU 模块的设计和实现
• 4.6.1 变量节点处理单元及其结构
• 4.6.2 VNU 的具体实现
• 4.7 CNU 模块的设计和实现
• 4.7.1 奇偶校验节点处理
• 4.7.2 地址发生器
• 4.8 外部进化信息存储模块的设计和实现
• 4.9 译码输出缓存存储模块的设计和实现
• 第五章 LDPC 编码器的设计和译码器的仿真
• 5.1 编码器的设计
• 5.2 LDPC 译码器的仿真
• 5.3 设计中值得注意的问题
• 第六章 结束语
• 6.1 主要结论
• 6.2 后续工作展望
• 致谢
• 参考文献
• 个人简介
• 攻硕期间取得的研究成果