基于FPGA的光接收机数据恢复电路的设计与实现

论文摘要

随着信息产业的不断发展,人们对数据传输速率要求越来越高,从而对数据发送端和接收端的性能都提出了更高的要求。接收机的一个重要任务就是在于克服各种非理想因素的干扰下,从接收到的被噪声污染的数据信号中提取同步信息,并进而将数据正确的恢复出来。而数据恢复电路是光纤通信和其他许多类似数字通信领域中不可或缺的关键电路,其性能决定了接收端的总体性能。目前,数据恢复电路的结构主要有“时钟提取”和“过采样”两种结构。基于“过采样”的数据恢复方法的关键是过采样,即通过引入参考时钟,并增加时钟源个数的方式来代替第一种方法中的“时钟提取”。与“时钟提取”的数据恢复方法相比,基于“过采样”的数据恢复方法在性能上还有较大的差距,但是后者拥有高带宽、立即锁存能力、较低的等待时间和更高的抖动容限,更易于通过数字的方法实现,实现更简单,成本更低,并且这是一种数字化的模拟技术。如果能通过“过采样”方法在普通的逻辑电路上实现622.08Mb/s甚至更高速率的数据恢复,并将它作为一个IP模块来代替专用的时钟恢复芯片,这无疑将是性能和成本的较好结合。本文主要研究“过采样”数据恢复电路的基本原理,通过全数字的设计方法,给出了在低成本可编程器件FPGA上实现数据恢复电路两种不同的过采样的实现方案,即基于时钟延迟的过采样和基于数据延迟的过采样。基于时钟延迟的过采样数据恢复电路方案,通过测试验证,其最高恢复的数据传输率可达到640Mb/s。测试结果表明,采用该方案实现的时钟恢复电路可工作在光纤通信系统STM-4速率级,即622.08MHz频率上,各方面指标基本符合要求。

论文目录

• 摘要
• ABSTRACT
• 第一章 绪论
• 1.1 背景
• 1.1.1 光纤传输系统
• 1.1.2 数据恢复电路的作用和应用
• 1.2 数据恢复电路发展概述
• 1.3 论文创新点
• 1.4 论文组成和安排
• 第二章 FPGA 技术及电子设计自动化（EDA）
• 2.1 FPGA 设计方法及流程
• 2.2 FPGA 的体系结构
• 2.3 Altera Cyclone III 系列器件结构
• 2.3.1 逻辑单元（LE）
• 2.3.2 逻辑阵列块（LAB）
• 2.3.3 全局时钟网络和锁相环
• 2.3.4 输入输出单元（IOE）
• 2.4 Altera 高级设计方法
• 2.4.1 逻辑锁定（LogicLock）
• 2.4.2 底层编辑器（Chip Editor）
• 第三章 数据恢复概述
• 3.1 概述
• 3.2 信号传输模式
• 3.2.1 同步并行传输
• 3.2.2 异步串行传输
• 3.3 常用介质
• 3.4 信号特征
• 3.4.1 信号编码
• 3.4.2 信号表现
• 3.5 时钟恢复技术
• 3.5.1 系统结构
• 3.6 噪声与抖动
• 3.6.1 抖动的定义
• 3.6.2 抖动的成分
• 第四章 基于“过采样”的数据恢复电路的硬件结构设计
• 4.1 一种典型的基于“过采样”的数据恢复方法
• 4.2 一种改进的基于“过采样”的数据恢复方法
• 4.3 基于“过采样”的数据恢复电路的FPGA 硬件实现方案一
• 4.3.1 接收器部分
• 4.3.2 数据恢复处理电路
• 4.4 基于“过采样”的数据恢复电路的FPGA 硬件实现方案二
• 4.4.1 数据采样模块
• 4.4.2 采样倍数判决模块
• 4.5 基于“过采样”的数据恢复算法分析
• 第五章 基于“过采样”数据恢复电路的性能测试
• 5.1 验证方案
• 5.2 伪随机序列发生器
• 5.3 LVDS 发送器
• 5.4 基于“过采样”的数据恢复处理模块
• 5.4.1 硬件资源占用情况
• 5.4.2 功能仿真
• 5.5 伪随机序列检测器
• 5.6 性能测试
• 5.6.1 频率偏差
• 5.6.2 误码率测试
• 5.6.3 最长连零的容忍个数测试
• 5.7 测试分析对比
• 第六章 工作总结与改进方向
• 6.1 工作总结
• 6.2 改进方向
• 致谢
• 参考文献
• 攻读硕士期间取得的成果